KR19990067786A - 알루미늄의 화학적 폴리싱을 위한 유사 패턴 - Google Patents

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Abstract

본 발명은 금속으로 코팅된 규소 웨이퍼위의 다수의 불연속 집적회로 칩의 상감(damascene) 금속성 회로 패턴을 평탄화시키는 방법과 장치에 관한 것이며, 여기서 웨이퍼위 칩위의 회로 소자는 한정된 높은 금속 밀도의 회로 범위와 낮은 금속 밀도의 회로 범위에 포함되도록 고안되고/되거나 칩과 웨이퍼 표면상에 실질적으로 균일한 회로 밀도를 제공하기 위해 상감 공정에서 유사(dummy) 회로 소자를 제공한다. 웨이퍼 표면상의 각 칩이 다수의 영역으로 분할되고 각 영역은 유사 금속화되어서 필요한 경우 상기 영역, 이에 따른 웨이퍼 표면위에 비교적 균일한 회로 밀도를 제공하는 것이 바람직하다. 본 발명은 또한 칩(칩 단편)으로 형성되지 않은 구역 내의 웨이퍼 주변에 유사 회로 소자를 추가하는 것이 고려된다. 본 발명은 또한 본 방법 및/또는 장치를 사용하여 제조된 반도체 웨이퍼를 제공한다.

Description

알루미늄의 화학적 폴리싱을 위한 유사 패턴{DUMMY PATTERNS FOR ALUMINUM CHEMICAL POLISHING (CMP)}
본 발명은 반도체 웨이퍼를 폴리싱하기 위한 시스템과 방법에 관한 것이며, 더욱 구체적으로는 고도의 상감 평탄화를 수득하기 위해 기계 화학적 폴리싱 공정을 사용하여 웨이퍼위에 있는 상감-형성된 연결부를 폴리싱하기 위한 시스템과 방법에 관한 것이다.
집적 회로 장치의 제조에서, 전형적으로 하나의 반도체 웨이퍼위에서 다수의 집적 회로가 동시에 제작된다. 이어서, 웨이퍼는 후에 개별 집적 회로 장치로 절단되므로써 나누어진다.
전형적으로 집적 회로 장치는 금속화, 유전체 물질, 다른 물질이 웨이퍼의 표면위에 적용되어 층상 연결된 구조물을 형성하는 일련의 적층 공정에 의해 제조된다. 제조 공정중 하나의 중요한 단계는 절연체 층에서 연결부를 형성하는 것이다. 연결부는 집적 회로 장치중 다른 층을 연결시키며, 매우 복잡하고 회로 밀도가 높은 집적 회로 장치를 제공한다.
연결부를 형성하는 한 방법은 상감 방법을 사용하는 것인데, 이때 일반적으로 비아(via) 또는 트랜치(trench) 패턴은 평탄한 유전체 층으로 에칭된 후에 패턴에 금속을 채운다. 과량의 금속은 전형적으로 유전체의 상부 표면에 적용되어 상기 표면을 덮는다. 이어서, 과량의 금속이 폴리싱으로 제거되어 패턴화된 금속 표면을 형성한다. 제조 공정중 다른 단계에서 폴리싱된 연결부의 상감 층이 평탄한 것이 매우 중요하다.
초 고밀도의 집적 회로를 제조하는데 필요한 평탄도를 이루기 위하여, 기계 화학적 평탄화 공정이 현재 공업에서 전형적으로 사용된다. 일반적으로, 기계 화학적 평탄화(CMP) 공정은 화학적으로 반응성, 마모성인 슬러리로 침윤된 이동성 폴리싱 표면에 대해 반도체 웨이퍼를 프레싱하는 것을 포함한다. 슬러리는 일반적으로 염기성 또는 산성 또는 중성이고, 일반적으로 알루미나 또는 실리카 입자를 함유한다. 폴리싱 표면은 전형적으로 비교적 유연한 다공성 물질(예: 송풍 폴리우레탄)로 제조된 평면 패드이다. 이 패드는 일반적으로 평면 압반(platen)위에 놓인다.
회전 턴테이블위에 놓인 폴리싱 패드에 마찰 접촉되도록 웨이퍼를 가압하기 위해 CMP 공정에서 웨이퍼는 전형적으로 진공에 의해 또는 접착제와 같은 장착 매질에 의해 운반체 플레이트에 고정되고, 가압 플레이트에 의해 운반체를 통해 가해진 적재력을 갖는다. 운반체와 가압 플레이트는 또한 턴테이블로부터 발생되는 마찰 또는 가압 플레이트에 직접 부착된 회전 구동 수단의 결과로 회전한다. 전형적인 폴리싱 기계에서, 웨이퍼는 폴리싱 표면을 가로질러 이동하여 웨이퍼를 폴리싱한다. CMP 공정은 널리 공지되어 있고, 미국 특허 제 5,423,716호가 한 예가 되며, 상기 특허의 개시내용이 본원에서 참조문헌으로 인용된다.
웨이퍼로부터 형성된 반도체 장치에 관하여, 상기 장치는 전형적으로 다수의 층간 회로, 예컨대 비아 또는 층간 연결부에 의해 연결된 집적 회로를 형성하는 금속 라인을 포함한다. 상감 공정에서, 연결부의 금속화는 유전체 층에서 상기 장치의 활성 영역까지 원하는 회로 소자를 에칭시키므로써 실시된다. 얇은 전도성 금속층은 에컨대 진공 증발 또는 스퍼터링 또는 화학 증착법(CVD) 기술에 의해 전체 웨이퍼위에 침착된다. 이 금속층중 원하지 않는 부분은 연결부인 얇은 금속 라인을 남기며 CMP에 의해 제거된다.
단일 상감 구조물, 이중 상감층 둘다는 동일한 공정에 의해 제조될 수 있으며, 두 공정 모두는 웨이퍼를 연결부의 표면까지 폴리싱시키고 평탄한 표면을 제공하는 CMP 공정을 필요로한다. 불행히도, 속이 움푹해지는 문제점이 발생하여 평탄하지 않은 표면을 발생시킨다. 속이 움푹해지는 결과는 금속이 전체 웨이퍼위에서 제거될 때까지, 즉 유전체 표면위에 금속이 전혀 없으며 이전에 에칭된 라인내에 유일하게 남겨질 때까지 폴리싱이 실시되어야 하므로 특히 심각하다. 유전체 표면층 아래로 100㎚ 만큼의 유전체 부식, 금속의 움푹 패임을 발생시키는 현저한 과다 폴리싱이 전형적으로 필요하다고 알려졌다. 결과적으로, 과다 폴리싱된 구역의 연결부 두께는 심하게 감소되며, 웨이퍼 및/또는 개별 집적 회로 장치의 다른 구역의 연결부와 비교할 때 시이트 저항성이 증가된다. 또한, 제조 공정중 나중 단계에서 유전체 층이 연속하여 침착되는 문제점 이후에 약간 희석되면서 반복되는 CMP 후에, 웨이퍼 표면위에 편평하지 못한 형태가 도입된다.
선행 기술의 문제점과 결함을 염두에 둘 때, 본 발명의 목적은 상감 공정에서 금속 층으로 코팅된 반도체 웨이퍼, 다른 제조 제품을 폴리싱하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 공정중 상감 단계 동안에 반도체 웨이퍼, 다른 제조 제품을 폴리싱하기 위한 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 본 발명의 개선된 방법과 장치를 사용하여 제조된, 반도체 웨이퍼를 비롯한 평탄한 제조 제품을 제공하는 것이다.
본 발명의 다른 목적과 이점은 하기의 상세한 설명으로부터 쉽게 명백해질 것이다.
도 1은 다수의 집적 회로 장치(칩)로 나누어진 웨이퍼를 나타내는, 웨이퍼를 위에서 본 평면도이다.
도 2는 다수의 영역으로 분할된 도시한 웨이퍼의 칩중 하나를 위에서 본 평면도이다.
도 3a 내지 도 9a은 각 영역에서 금속 회로 소자를 나타내는 집적 회로 장치의 다수의 영역을 위에서 본 평면도이다.
도 3b 내지 도 9b은 도 3a 내지 도 9a에 상응하며, 상기 영역상에서 균일한 회로 밀도를 제공하기 위해 상부에 유사 회로 소자가 추가된 칩의 영역을 위에서 본 평면도이다.
도 10a 내지 도 10c은 웨이퍼 위에 상감(damascene) 레벨을 형성하기 위한 선행 기술의 일련의 단계를 나타낸다.
도 11a 내지 도 11d은 웨이퍼 위에 상감 레벨을 형성하기 위해 사용되는 본 발명의 방법을 나타낸다.
당해 기술의 숙련자에게 명백한 상기 목적과 다른 목적과 장점은, 제 1 관점에서, 바람직하게는 웨이퍼위의 각 칩을 다수의 영역으로 분할하는 단계; 각 영역에 대한 회로 패턴을 기준으로 각 칩의 각 영역에 대한 금속 밀도를 결정하는 단계; 각 영역내에 최소 이상의 금속 밀도를 제공하기 위하여 각 칩위의 각 영역에 유사 회로 패턴을 추가하거나 각 영역에 대해 최대 및/또는 최소 금속 밀도를 설정하는 단계; 원하는 회로 패턴, 임의의 유사 회로 패턴 둘다를 각 칩위의 유전체 층내의 개구부로서 형성하는 단계; 패턴화된 유전체 층을 금속 층으로 코팅시키는 단계(여기서 금속은 원하는 회로 패턴, 임의의 유사 회로 패턴을 형성시키면서 개구부를 채우고 회로 패턴을 비롯한 웨이퍼의 표면을 덮는다); 원하는 임의의 유사 회로 패턴 외부에 금속이 잔류하지 않을 때까지 금속으로 코팅된 웨이퍼를 폴리싱시키는 단계를 포함하는, 금속으로 코팅된 규소 웨이퍼위에 다수의 불연속 집적회로 칩의 상감 금속성 회로 패턴을 평탄화시키기 위한 방법에 관한 본 발명에서 이루어진다.
광범위하게 말하자면, 본 발명은 각각의 집적회로 칩에 걸쳐 균일한 분포의 상감 금속 라인 회로 소자를 제공하는 것에 관한 것이다. 전형적인 집적회로 칩의 경우, 상감층위의 금속 회로 소자의 패턴율은 약 80% 또는 90% 이하로 다양하고, 특정한 구역 또는 영역에 대한 패턴율은, 금속으로 덮힌 구역을 특정한 구역 또는 영역의 총 면적으로 나눈 것으로 정의될 수 있다. 따라서, 20μ x 20μ의 변으로 제한된 사각형 구역에서 금속이 200μ2의 면적을 덮을 수 있다면, 패턴율은 50%이다.
높은 패턴율(HPF), 예컨대 60% 패턴율의 구역에서, 금속 표면은 침착후에 낮은 패턴율(LPF), 예컨대 20% 패턴율의 구역에서보다 아래에 있음이 발견되었으며, 이는 스퍼터링 또는 다른 침착 공정 동안의 질량 보존 때문이다. 결과적으로, CMP 공정 동안에 유전체 위의 금속은 LPF 구역에서와 비교할 때 HPF 구역에서 다르게 제거된다. 이전에 에칭된 라인내에 유일하게 금속을 남기며 패턴화된 금속이 전체 웨이퍼위에서 제거될 때까지 폴리싱이 수행될 필요가 있으므로, HPF 구역은 일반적으로 상당히 과다 폴리싱되며, 그 결과 유전체가 부식되고 유전체 표면층 아래로 100㎚까지 금속이 움푹 패인다. 결과적으로, HPF 구역내의 라인(연결부)의 두께 또는 높이는 보다 얇거나 보다 짧으며, LPF 구역내의 보다 두꺼운 라인과 비교할 때 시이트 저항성이 증가한다.
움푹 패이는 결과와 기타 비평탄화를 극복하기 위하여, 본 발명은 칩위의 영역에 대한 패턴율의 차이를 감소시킨다. 예컨대, 0% 또는 20% 내지 30%의 LPF 구역과 비교할 때 90% 이하의 HPF 구역의 경우에, 패턴율의 차이는 90% 정도로 높을 수 있다. 본 발명의 한 관점은 칩의 표면, 동시에 웨이퍼 표면에 걸쳐 균일한 금속 밀도(패턴율)를 제공하므로써 칩 표면에 걸쳐 패턴율의 차이를 감소시키는 것이다.
본 발명의 다른 관점에서, 60 내지 90%, 바람직하게는 70 내지 80%의 예정된 높은 패턴율의 디자인 한도를 설정하는 방법이 제공된다. 이 방법을 사용하여, 높은 패턴율 면적과 낮은 패턴율 면적간의 차이는 HPF 구역의 보다 낮은 디자인 상한치로 인해 최소화된다.
본 발명의 또 다른 관점에서, 예정된 낮은 패턴율 디자인 한도가 설정된다. 예컨대 20 내지 50%의 보다 낮은 한도의 경우, 칩위의 높은 패턴율과 낮은 패턴율의 차이는 최소화된다.
본 발명의 바람직한 관점에서, 칩과 웨이퍼 표면에 걸쳐 금속 회로 소자 균일성을 증가시키는 높은 패턴율 디자인 한도와 낮은 패턴율 디자인 한도가 둘다 정의된다. 예컨대, HPF 한도가 최대 70% 내지 80%로 설정되고 LPF 한도가 최소 40% 내지 50%로 설정된다면, 구역의 회로 밀도는 칩과 웨이퍼의 표면에 걸쳐 20% 내지 40%만이 차이나며, CMP 가공후에 부식과 움푹 패임이 상당히 감소된 금속 표면이 생성된다.
본 발명의 또 다른 관점에서, 보다 낮은 패턴율 디자인 한도는 유사 회로 디자인을 사용하므로써 칩 또는 웨이퍼 표면위의 임의의 주어진 영역에 대해 인위적으로 발생할 수 있다. 상한치의 패턴율 한도가 사용되는 것이 바람직하지만, 이는 반드시 필요한 것은 아니며 유사 회로 패턴 레이아웃을 사용하면 칩위와 웨이퍼 표면위의 회로 밀도의 차이를 최소화시켜 CMP 후에 균일한 금속 표면을 제공한다.
기본적으로, 주어진 상감층 위에 금속 구조물을 정의하는 자료를 컴퓨터와, 유사 회로 소자를 발생시키는데 사용되는 알고리즘에 입력시켜서, 특정한 영역에 보다 낮은 패턴율 한도 이상까지 회로 소자를 증가시킨다. 회로 소자의 형태, 크기는 광범위하게 선택될 수 있으나, 1μ 간격의 1μ 폭을 갖는 라인과 같이 식별불가능한 크기의 회로 소자 구조물을 발생시키는 것이 바람직하다. 칩 회로 소자의 크기와 유사한 것이 더욱 바람직하다.
유사 라인이 칩 디자인의 구조물과 전기적으로 접속하지 않는 것이 본 발명의 중요한 특징이다. 이상적으로 유사 라인은 와류 소음, RC 지연 공급원으로서 작용하는 전류 발생 와이어에 인접한 부유 커퍼시턴스(capacitance)를 방지하기 위해 라인 아래(또는 라인 위) 레벨을 통해 기판에 연결된다.
본 발명의 또 다른 관점에서, 본 발명의 방법은 또한 전체 웨이퍼위에 금속 밀도(패턴율)를 조절하는 것에 관한 것이다. 이는 웨이퍼의 구부러진 형태로 인해 칩으로 형성되지 않으나 웨이퍼의 금속 균일성에 영향을 미칠 수 있고 CMP 공정후에 움푹 패임을 발생시킬 수 있는 웨이퍼의 주변에 있는 구역이 있으므로 중요하다. 따라서, 본 발명의 추가의 구조물은 웨이퍼의 가장자리 외부까지 부분적 유사 칩을 형성하여(금속화와 함께) 전체 웨이퍼는 보다 균일한 금속 패턴율을 갖는 칩, 칩 단편으로 덮인다.
본 발명의 또 다른 관점에서, 장치는 평탄한 상감 웨이퍼를 제조하기 위해 제공된다. 본 발명의 장치와 방법을 이용하여 제조된 웨이퍼가 또한 본원에서 고려된다.
금속으로 코팅된 규소 웨이퍼위의 다수의 불연속 집적회로 칩의 상감 금속성 회로 패턴을 평면화시키기 위한 장치는, 회전가능한 턴테이블 어셈블리(assembly); 상기 어셈블리위에 지지된 폴리싱 패드; 상기 어셈블리위에 위치하며 평탄화 동안에 규소 웨이퍼를 고정시키도록 변형되고 상기 운반체와 폴리싱 패드 사이에 놓이는 회전가능한 운반체; 높은 금속 밀도의 패턴율 디자인 한도 및/또는 낮은 금속 밀도의 패턴율 디자인 한도를 설정하거나 또는 웨이퍼 표면상의 유사 회로 디자인을 사용하므로써 웨이퍼 표면(바람직하게는 영역마다)에 걸쳐 금속의 패턴율(금속 밀도)를 변화시키기 위한 수단을 포함한다.
본 발명의 구조물은 신규한 것으로 보이며, 본 발명의 특징적인 구성요소는 첨부된 청구항에 구체적으로 기재되어 있다. 구조물은 단지 예시를 목적으로 하며 일정한 비율로 도시되지 않았다. 그러나, 본 발명은 기구와 작동 방법에 관하여 첨부된 도면과 함께 하기의 상세한 설명을 참조하므로써 가장 잘 이해될 것이다.
본 발명의 바람직한 양태를 기술함에 있어서, 유사한 번호는 본 발명의 유사한 구조물을 언급하는 도면중 도 1 내지 11d에 관해 언급할 것이다. 본 발명의 구조물은 도면에서 반드시 비율대로 도시된 것은 아니다.
도면과 관련하여, 도 1은 다수의 불연속 칩(11)으로 분할된 통상적인 웨이퍼(10)를 나타낸다. 웨이퍼(10) 주변에는, 회로 소자가 형성되지 않으며 웨이퍼가 제조되어 집적 회로 장치를 형성하기 위해 절단된 후에 폐기되는 웨이퍼 부분을 나타내는, 12로 표시된 다수의 구역이 있다.
도 2는 웨이퍼(10)위의 칩(11)을 확대시킨 도면이다. 칩(11)은 다수의 영역(17)으로 분할되고 각 영역의 위에는 전형적으로 회로 소자가 있다. 칩(11)이 분할될 수 있는 영역(17)의 개수는 중요하지 않으나, 일반적으로 영역의 개수가 클수록 CMP 가공후에 웨이퍼가 보다 균일(평탄)해질 것이다. 전형적으로 약 1000개 이하의 영역 또는 그 이상의 영역, 예컨대 100 내지 750개의 영역이 사용될 수 있다. 각 영역(17)은 직사각형, 바람직하게는 도 2에 도시된 바와 같은 정사각형으로 분할되는 것이 바람직하다. 전형적으로 웨이퍼는 각각 약 1.5인치 x 1.5인치 이하의 크기를 갖는 칩을 약 50개 갖는다. 웨이퍼의 직경은 일반적으로 8인치이다.
도 3a 내지 도 9a, 도 3b 내지 도 9b과 관련하여, 상이한 회로 소자가 위에 있는 칩(11)의 영역(17)이 다수 개 도시되어 있다. HPF, LPF 한도는 각 영역에 대해 설정되어 있으며 유사 회로 소자는 LPF 한도에 도달하는데 필요한 만큼 이상으로 추가된다고 추측된다. 도 3a에서, 영역(17)은 영역의 한 변에서 영역의 다른 변까지 연장되는 4개의 라인(15)을 갖는다. 도 3b에서 유사 라인(20)은 변형된 영역(17A)을 형성하며 도 3a에 도시된 영역(17)에 첨가된다. 따라서, 도 3a의 영역(17)의 회로 밀도는 증가되는 것을 볼 수 있다. 또한, 바람직하게는 라인이 추가되어서 영역(17A)내에 균일한 회로 구조를 제공한다. 이는 항상 가능한 것은 아니지만, 이 경우에는 단지 평행한 금속 라인(15)을 갖는 영역(17)의 특성 때문에 쉽게 고안되었다.
도 4a에서, 영역(17)은 단일 라인(15)을 갖는 것으로 도시된다. 영역의 회로 밀도를 증가시키기 위하여, 추가의 유사 라인(20)이 영역(17A)을 형성하기 위해 도 4b에 도시된 바와 같이 추가된다. 마찬가지로, 도 5a에는 금속 회로 소자 라인(15)이 도시되어 있고 도 5b에는 유사 라인(20)이 영역(17A)을 형성하기 위해 추가된다. 도 6a에서, 회로 라인(15)이 영역(17)에 도시되어 있고, 유사 라인(20)은 도 6b에 도시된 바와 같이 영역(17)에 추가되어 영역(17A)을 형성한다.
도 7a에서 영역(17)은 회로 소자를 갖지 않는 것으로 도시된다. 도 7b에서, 6개의 유사 라인(20)이 추가되어서 영역(17A)을 형성하기 위해 영역(17)의 회로 밀도를 증가시켰다.
도 8a에서, 다수의 회로 라인(15)이 영역(17)에 도시되어 있다. 이 영역의 회로 밀도는 칩에 대한 HPF 디자인 패턴율의 상한치에 있으므로 도 8b에서 영역(17A)의 경우에 도시된 바와 같이 유사 라인이 추가되지 않는다.
도 9a에서, 교차하는 회로 라인(15)이 영역(17)에 도시되어 있다. 도 9b에서 다수의 유사 라인(20)이 추가되어서 영역(17A)을 형성하기 위해 도 9a에 도시된 바와 같이 영역(17)의 회로 밀도를 증가시킨다.
도 11a 내지 11d에 관련하여, 칩의 영역에 유사 금속화를 추가시키는 본 발명의 방법이 도시되어 있다. 도 11a에서, 이산화규소 유전체 층(14)을 그 위에 갖는 규소 기판(13)이 도시되어 있다. 유전체 층(14)에서 개구부(15a, 15b, 15c, 15d)는 연결 개구부에 대해 형성되어 층(14)의 표면으로부터 규소 웨이퍼(13)의 표면까지 연장된다. 이 형태는 도 3a에 도시된 형태와 유사하다. 도 11b은 도 3b에 도시된 유사 라인의 추가와 동일한 유사 라인(20)의 추가를 나타낸다. 도 11c에서, 금속 층(16)은 개구부(15a 내지 15d), 유사 개구부(20)를 채우며 유전체 층(14) 상면 위에 코팅된다. 영역(17)의 마주보는 면에 있는 금속 층(16)의 표면(16a, 16d)은 영역(17)의 표면 위에 있는 균일한 금속화를 나타내며 실질적으로 편평(평탄)인 것으로 나타난다. 유전체 층(14)에서 개구부의 높이는 h로 나타난다. 도 11c의 금속화된 웨이퍼는 현재 통상적인 수단을 사용하여 기계 화학적으로 폴리싱되어서 금속 층(16)을 유전체(14)의 표면까지 제거한다. 마주보는 말단(14a, 14b)으로 표시된 잔류한 유전체 표면은 칩의 영역(17)상에서 실질적으로 편평함을 알 수 있다.
균일한 금속화된 유전체 표면을 제공하기 위해 유사 회로 소자를 사용하는 본 발명의 방법을 도시한 도 11a 내지 11d은 선행 기술의 상감 층의 평탄화 방법을 나타내는 도 10a 내지 도 10c와는 대조적이다. 따라서, 도 10a에서 칩의 영역(17)은 규소 기판(13)과 그 위에 유전체 층(14)을 갖는다. 높이 h를 갖는 개구부가 유전체내에 제공되며 15a 내지 15d로 구별된다. 도 10b에서 금속층(16)은 개구부(15a 내지 15d)를 채우며 유전체의 모든 표면을 덮으면서 유전체 층(14)의 표면위에 침착된다. 질량 보존 때문에, 유전체 표면(14) 위에 침착된 금속(16)은 보다 높은 레벨(16b)과 비교할 때 16a로 나타낸 보다 낮은 높이를 가지며 편평하지 않다(평탄하지 않다). 보다 낮은 레벨(16a)은 개구부(15d)만을 포함하는 보다 낮은 패턴율 구역위에 있는 보다 높은 레벨(16d)과 비교할 때 개구부(15a, 15b, 15c)를 포함하는 높은 패턴율 구역위에 있다.
이어서, 도 10b의 웨이퍼는 기계 화학적으로 폴리싱되어 금속층(16)을 유전체 층(14)내의 개구부까지 제거한다. 도 10c에서 알 수 있는 바와 같이, 개구(15a, 15b, 15c)를 갖는 것으로 도시된 높은 패턴율 구역의 높이(h')는 개구부(15d)만을 포함하는 낮은 패턴율 구역의 높이(h)보다 낮다. 따라서, 영역(17)은 움푹 패이고 도 11d에 도시된 바와 같은 본 발명의 방법에 의해 제조된 금속화, 평면화된 영역(17)과 비교할 때 편평한 형태를 갖지 않는다.
다시 도 1과 관련하여, 칩으로 형성되지 않은 웨이퍼(12)의 주변 구역은 상기에서 기재된 바와 같이 유사 회로 소자로 패턴화되어서 주변 구역(12)내에 원하는 회로 밀도를 제공한다. 주변 구역내의 보다 높은 회로 밀도를 제공하므로써 웨이퍼의 전체적인 평탄화가 개선되며 웨이퍼위 각 칩의 평탄화가 강화된다. 전술한 바와 같이 개별 칩(11)에 유사 라인과 회로 소자를 첨가하므로써, 유사 회로 소자가 또한 전술한 바와 같이 주변 구역(12)에 추가된다. 따라서, 회로 밀도를 갖지 않는 주변 구역(12)은 적어도 LPF 회로 밀도를 가지며, 바람직하게는 웨이퍼위 칩(11)의 경우에 LPF와 HPF의 대략 중간값의 회로 밀도를 갖는다. 칩(11)을 갖는 주변 구역(12)은 바람직하게는 도 2에 도시된 바와 같이 대역(17)으로 분할된다. 이어서, 각 주변 구역(12)의 각 대역은 유사 회로 소자를 가져서 웨이퍼(10)의 전체적인 평탄화를 강화시킨다.
전술한 상세한 설명은 규소 웨이퍼와, 이산화규소의 유전체로서의 용도에 관한 것이다. 당해 분야의 숙련자는 임의의 웨이퍼 물질과 유전체 물질이 본 발명의 방법에 적합하게 사용될 수 있음을 알 것이다. 마찬가지로, 임의의 금속이 알루미늄, 구리, 텅스텐 등을 비롯한 적합한 금속을 갖는 웨이퍼 표면의 상감 개구부를 금속화시키는데 사용될 수 있다. 전형적으로 유전체 표면위의 금속층의 두께는 약 0.5 내지 1μ이다.
본 발명의 방법을 실시하기 위하여 임의의 적합한 CMP 장치를 사용할 수 있다. 전형적으로 CMP 장치는 당해 기술에서 통상적인 액체 슬러리를 이용한다.
본 발명이 특정한 바람직한 양태와 관련하여 구체적으로 기재되어 있으나, 전술한 설명의 측면에서 다수의 대안, 변경, 변형이 당해 분야의 숙련자에게 분명함이 자명하다. 따라서, 첨부된 청구항은 본 발명의 진정한 범주와 취지에 속할 때에 상기한 임의의 대안, 변경, 변형을 포함할 수 있음이 예상된다.
본 발명에 의해, 금속 층으로 코팅된 반도체 웨이퍼와 기타 제조제품을 폴리싱할 때 칩위 영역에 대한 패턴율의 차이를 감소시키므로써 움푹 패이는 결과와 기타 비평탄화를 극복할 수 있다.

Claims (14)

  1. 웨이퍼위의 각 칩을 다수의 영역으로 분할하는 단계;
    각 칩의 각 영역에 대한 회로 패턴을 기준으로 각 영역에 대한 금속 밀도를 결정하는 단계;
    각 영역에 최소 이상의 금속 밀도를 제공하기 위하여 각 칩위의 각 영역에 유사(dummy) 회로 패턴을 추가하거나 각 영역에 대한 최대 금속 밀도 및/또는 최소 금속 밀도를 설정하는 단계;
    원하는 회로 패턴, 임의의 유사 회로 패턴 둘다를 각 칩위의 유전체 층내의 개구부로서 형성하는 단계;
    원하는 회로 패턴, 임의의 유사 회로 패턴을 형성하는 개구부를 채우고 회로 패턴을 비롯한 웨이퍼 표면을 덮는 금속 층으로 패턴화된 유전체 층을 코팅시키는 단계;
    원하는 임의의 유사 회로 패턴 외부에 금속이 잔류하지 않을 때까지 금속으로 코팅된 웨이퍼를 폴리싱시키는 단계를 포함하는,
    금속으로 코팅된 규소 웨이퍼위의 다수의 불연속 집적회로 칩의 상감(damascene) 금속성 회로 패턴을 평탄화시키기 위한 방법.
  2. 제 1항에 있어서,
    최대 금속 밀도가 약 60 내지 90%인 방법.
  3. 제 2항에 있어서,
    최소 금속 밀도가 약 20 내지 50%인 방법.
  4. 제 1항에 있어서,
    각 칩을 약 1000개 이하의 영역으로 분할하는 방법.
  5. 제 4항에 있어서,
    상기 영역이 정사각형인 방법.
  6. 제 1항에 있어서,
    유사 회로 패턴, 또는 최대 금속 밀도 및/또는 최소 금속 밀도의 설정이 웨이퍼의 가장자리에 있는 칩 단편에 대해 주어지는 방법.
  7. 회전가능한 턴테이블 어셈블리(assembly);
    상기 어셈블리위에 지지된 폴리싱 패드;
    상기 어셈블리 위에 위치하며, 평탄화 동안에 운반체와 폴리싱 패드 사이에 위치한 규소 웨이퍼를 고정시키도록 변형된 회전가능한 운반체;
    높은 금속 밀도 패턴율 디자인 한도 및/또는 낮은 금속 밀도 패턴율 디자인 한도를 설정하므로써 또는 웨이퍼 표면상에 유사 회로 디자인을 사용하므로써, 웨이퍼 표면에 걸쳐 금속의 밀도를 변화시키기 위한 수단을 포함하는,
    금속으로 코팅된 규소 웨이퍼위의 다수의 불연속 집적회로 칩의 상감 금속성 회로 패턴을 평탄화시키기 위한 장치.
  8. 제 7항에 있어서,
    최대 금속 밀도가 약 60 내지 90%인 장치.
  9. 제 8항에 있어서,
    최소 금속 밀도가 약 20 내지 50%인 장치.
  10. 제 7항에 있어서,
    각 칩이 약 1000개 이하의 영역으로 분할되는 장치.
  11. 제 10항에 있어서,
    상기 영역이 정사각형인 장치.
  12. 제 7항에 있어서,
    유사 회로 패턴, 또는 최대 금속 밀도 및/또는 최소 금속 밀도의 설정이 웨이퍼의 가장자리에 있는 칩 단편에 대해 주어지는 장치.
  13. 제 1항의 방법에 의해 제조되는 반도체 웨이퍼.
  14. 제 6항의 방법에 의해 제조되는 반도체 웨이퍼.
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