CN104078416B - 硅通孔布局结构、硅通孔互联结构的形成方法 - Google Patents

硅通孔布局结构、硅通孔互联结构的形成方法 Download PDF

Info

Publication number
CN104078416B
CN104078416B CN201310106719.9A CN201310106719A CN104078416B CN 104078416 B CN104078416 B CN 104078416B CN 201310106719 A CN201310106719 A CN 201310106719A CN 104078416 B CN104078416 B CN 104078416B
Authority
CN
China
Prior art keywords
area
hole
semiconductor substrate
equal
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310106719.9A
Other languages
English (en)
Other versions
CN104078416A (zh
Inventor
张武志
陈晓军
刘煊杰
张海芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310106719.9A priority Critical patent/CN104078416B/zh
Priority to US14/181,862 priority patent/US10141244B2/en
Publication of CN104078416A publication Critical patent/CN104078416A/zh
Application granted granted Critical
Publication of CN104078416B publication Critical patent/CN104078416B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

一种硅通孔布局结构、硅通孔互联结构的形成方法，其中，硅通孔互联结构的形成方法包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；刻蚀第一区域和第二区域的半导体衬底，在第一区域和第二区域的半导体衬底中形成若干分立的通孔，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%；在所述半导体衬底上形成金属层，金属层填充满所述通孔；采用化学机械研磨工艺平坦化所述金属层，形成硅通孔互联结构。通过优化第一区域的通孔密度与半导体衬底上通孔的平均密度的关系，防止研磨后的表面金属的残留。

Description

硅通孔布局结构、硅通孔互联结构的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种硅通孔布局结构、硅通孔互联结构的形成方法。
背景技术
随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（Through Silicon Via，TSV）的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。
目前形成硅通孔互联结构的主要方法包括：提供半导体衬底，在所述半导体衬底上形成掩膜层，所述掩膜层具有对应后续形成的通孔的开口；沿开口刻蚀所述半导体衬底，在所述半导体衬底中形成若干硅通孔；采用电镀工艺才所述掩膜层的表面以及通孔的侧壁和底部表面形成金属铜层，所述金属铜层填充满通孔；采用化学机械研磨工艺平坦化所述金属铜层，去除通孔和开口之外的金属铜层，在通孔中形成互联结构。
但是现有采用化学机械研磨工艺对金属铜层进行减薄时，容易在掩膜层上造成金属铜的残留，影响形成的铜互连结构的稳定性。
发明内容
本发明解决的问题是防止硅通孔工艺中，化学机械研磨后，在掩膜层表面形成金属的残留。
为解决上述问题，本发明技术方案提供了一种硅通孔互联结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，半导体衬底上第一区域之外的区域为第二区域；刻蚀第一区域和第二区域的半导体衬底，在第一区域和第二区域的半导体衬底中形成若干分立的通孔，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域的通孔密度为第一区域内的所有通孔的开口面积之和与第一区域的半导体衬底的表面积之比，通孔的平均密度为第一区域和第二区域内所有通孔的开口面积之和与第一区域和第二区域的半导体衬底的总表面积之比；在所述半导体衬底上形成金属层，金属层填充满所述通孔；采用化学机械研磨工艺平坦化所述金属层，形成硅通孔互联结构。
可选的，所述第一区域的半导体衬底的表面积小于等于28mm2且大于14mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于1.25%。
可选的，所述第一区域的半导体衬底的表面积小于等于14mm2且大于3mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于2.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于3mm2且大于0.5mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于4.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于0.5mm2且大于0.16mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于6.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于0.16mm2且大于0mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于13.75%。
可选的，所述半导体衬底上第一区域的数量大于等于两个，每一个第一区域的表面积相等或不相等。
可选的，所述化学机械研磨工艺采用的研磨液的主体成分为二氧化硅，质量百分比浓度为1.0～1.2g/ml，稀释剂为去离子水，PH值为5.5～6.5，研磨液的流量为100～200毫升每分钟，研磨工艺中研磨垫的转速为70～90转每分钟，研磨头的转速为80～100转每分钟，抛光工艺的压力为15～30千帕。
可选的，所述第一区域和第二区域的半导体衬底的总表面积等于单个芯片的面积。
可选的，所述半导体衬底上还形成有掩膜层，掩膜层中具有与通孔位置相对应的开口，进行化学机械研磨工艺时，以掩膜层作为停止层。
可选的，所述掩膜层的材料为氮化硅、氧化硅、碳化硅、氮氧化硅、氮化硼或无定形碳。
可选的，形成通孔后，在通孔的底部和侧壁形成阻挡层。
可选的，所述阻挡层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种。
可选的，所述金属层的形成工艺为电镀，金属层的材料为铜、钨或铝。
本发明技术方案还提供了一种硅通孔布局结构，包括：半导体衬底，所述半导体衬底具有第一区域和第二区域，半导体衬底上第一区域之外的区域为第二区域；位于第一区域和第二区域的半导体衬底中的若干分立的通孔，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域的通孔密度为第一区域内的所有通孔的开口面积之和与第一区域的半导体衬底表面积之比，通孔的平均密度为第一区域和第二区域内所有通孔的开口面积之和与第一区域和第二区域的半导体衬底的总表面积之比。
可选的，所述第一区域的半导体衬底的表面积小于等于28mm2且大于14mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于1.25%。
可选的，所述第一区域的半导体衬底的表面积小于等于14mm2且大于3mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于2.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于3mm2且大于0.5mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于4.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于0.5mm2且大于0.16mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于6.75%。
可选的，所述第一区域的半导体衬底的表面积小于等于0.16mm2且大于0mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于13.75%。
与现有技术相比，本发明技术方案具有以下优点：
硅通孔互联结构的形成方法，通过优化第一区域的通孔密度与半导体衬底上通孔的平均密度的关系，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，既满足通孔疏密分布的要求，又能在通孔中填充满金属层后，使得第一区域的待研磨材料的硬度与第二区域的研磨材料的硬度的差异减小，当采用化学金属研磨工艺平坦化金属层时，减小因不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后在第一区域表面产生金属的残留，并能优化硅通孔互联结构的表面的均匀性，从而增大工艺窗口。
进一步，在所述通孔的平均密度小于等于2%前提下，所述第一区域的半导体衬底的表面积小于等于28mm2（平方毫米）且大于14mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于1.25%；或者所述第一区域的半导体衬底的表面积小于等于14mm2且大于3mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于2.75%；或者所述第一区域的半导体衬底的表面积小于等于3mm2且大于0.5mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于4.75%；或者所述第一区域的半导体衬底的表面积小于等于0.5mm2且大于0.16mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于6.75%；或者所述第一区域的半导体衬底的表面积小于等于0.16mm2且大于0mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于13.75%。可以满足在第一区域在不同的面积下，第一区域的通孔密度与半导体衬底上通孔的平均密度之间获得最优化的设置，进一步减小了后续化学机械研磨金属层时不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后在第一区域表面产生金属的残留。
进一步，所述化学机械研磨工艺采用的研磨液的主体成分为二氧化硅，质量百分比浓度为1.0～1.2g/ml，稀释剂为去离子水，PH值为5.5～6.5，研磨液的流量为100～200毫升每分钟，研磨工艺中研磨垫的转速为70～90转每分钟，研磨头的转速为80～100转每分钟，抛光工艺的压力为15～30千帕，在第一区域的通孔的密度和半导体衬底上的通孔的平均密度满足前述的各种要求时，用利于减小第一区域和第二区域之间的研磨速率差异，在有效防止第一区域的表面金属残留的同时，提高了研磨的精度和效率，并且能保证第一区域形成的硅通孔互联结构的表面平整度和第二区域形成的硅通孔互联结构的表面平整度的差异较小，从而提高了研磨的工艺窗口。
附图说明
图1～图5为本发明实施例中硅通孔互联结构形成过程的结构示意图。
具体实施方式
发明人在采用现有的硅通孔工艺形成硅通孔互联结构的过程中发现，在化学机械研磨所述金属铜层时，硅通孔密集区（单位面积内的硅通孔数量较大的区域）的表面相比于硅通孔疏松区（单位面积内的硅通孔数量较大的区域）的表面更容易产生金属铜的残留，其具体原因为：硅通孔密集区的通孔数量较多，通孔中填充金属铜后，相应的硅通孔密集区金属铜的含量比较多，因而使得硅通孔密集区的材料硬度会低于硅通孔疏松区的材料硬度，某一区域材料硬度越小，化学机械研磨时的摩擦力越小，对该区域的研磨速率会越低。因此现有在采用化学机械研磨去除掩膜层表面的金属铜层时，对硅通孔密集区的掩膜层表面得金属铜层的研磨速率较快，对硅通孔疏松区的掩膜层表面的金属铜层的研磨速率较低，造成疏松区和密集区的研磨的速率差异，在硅通孔疏松区表面铜已经研磨干净时，硅通孔密集区处仍有铜的残留。虽然现有可以通过延长化学机械研磨的时间以去除密集区表面残留的金属铜，但是延长化学机械研磨的时间将使得疏松区的通孔中的金属铜的过研磨现象会非常明显，在疏松区的通孔中的金属铜表面产生大的凹陷，严重影响形成的硅通孔互联结构的表面的均匀性。
经过发明人进一步研究，硅通孔密集区中的硅通孔密度越大（单位面积内的硅通孔数量）、或者硅通孔密集区的硅通孔密度与硅通孔疏松区的硅通孔密度的差异越大，硅通孔密集区表面残留的金属铜会越多。
为解决上述问题，本发明提出一种硅通孔布局结构、硅通孔互联结构的形成方法，通过优化第一区域的通孔密度与半导体衬底上通孔的平均密度的关系，在采用化学金属研磨工艺平坦化金属层，减小因不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后的表面金属的残留，并能优化硅通孔互联结构的表面的均匀性，从而增大工艺窗口。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图5为本发明实施例中硅通孔互联结构形成过程的结构示意图。
首先，请结合参考图1和图2，图2为图1沿切割线AB方向的剖面结构示意图，提供半导体衬底300，所述半导体衬底300具有第一区域31和第二区域32，半导体衬底300上第一区域31之外的区域为第二区域32；刻蚀第一区域31和第二区域32的半导体衬底300，在第一区域31和第二区域32的半导体衬底300中形成若干分立的通孔301，第一区域31的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域31的通孔密度为第一区域31内的所有通孔301的开口面积之和与第一区域31的半导体衬底300的表面积之比，通孔的平均密度为第一区域31和第二区域32内所有通孔301的开口面积之和与第一区域31和第二区域32半导体衬底300的总表面积之比。
所述半导体衬底300为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底、绝缘体上硅衬底其中的一种衬底。
半导体衬底300上具有第一区域31，半导体衬底300上第一区域31之外的区域均为第二区域31，第二区域32可以位于第一区域31的一侧，第二区域32也可以包围第一区域31，第一区域31的半导体衬底中形成有若干分立的通孔301，第一区域31的通孔301的开口面积可以相等或不相等，第一区域31的通孔密度为第一区域31中所有通孔301的开口面积之和与第一区域31的表面积之比，本实施例中，参考图1，以第一区域31具有9个通孔301作为示例，第一区域31的通孔密度是指第一区域31中的9个通孔301的开口面积之和与第一区域31的表面积之比，通孔的平均密度为第一区域31的9个通孔301开口面积和第二区域32内的16个通孔301的开口面积之和与半导体衬底300的总表面积之比。需要说明的是，图1中第一区域31和第二区域32的大小和分布、以及通孔301的数量位置等只是作为示例，其并不能限制本发明的保护范围。
所述第一区域31的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，优化了第一区域31的通孔密度与半导体衬底300上通孔的平均密度的关系，既满足通孔301疏密分布的要求，又能后续在通孔301中填充满金属层后，使得第一区域31的待研磨材料的硬度与第二区域32的研磨材料的硬度的差异减小，当采用化学金属研磨工艺平坦化金属层时，减小因不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后在第一区域31表面产生金属的残留，并能优化硅通孔互联结构的表面的均匀性，从而增大工艺窗口。
发明人进一步研究发现，当第一区域31的面积大小不同时，第一区域31的通孔密度与半导体衬底300上通孔的平均密度的差值的大小对后续的第一区域31和第二区域31的研磨的速率差异有较大的影响，为了进一步减小后续化学机械研磨时不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后在第一区域31产生表面金属的残留，本发明提供了以下较优选的实施例。
第一优选的实施例，当所述第一区域31的半导体衬底300的表面积小于等于28mm2（平方毫米）且大于14mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于1.25%，且所述通孔的平均密度小于等于2%。
第二优选实施例，当所述第一区域31的半导体衬底300的表面积小于等于14mm2且大于3mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于2.75%，且所述通孔的平均密度小于等于2%。
第三优选实施例，当所述第一区域31的半导体衬底300的表面积小于等于3mm2且大于0.5mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于4.75%，且所述通孔的平均密度小于等于2%。
第四优选实施例，当所述第一区域31的半导体衬底300的表面积小于等于0.5mm2且大于0.16mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于6.75%，且所述通孔的平均密度小于等于2%。
第五优选实施例，当所述第一区域31的半导体衬底300的表面积小于等于0.16mm2且大于0mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于13.75%，且所述通孔的平均密度小于等于2%。
上述5个优选实施例中，可以满足在第一区域31在不同的面积下，第一区域31的通孔密度与半导体衬底300上通孔的平均密度之间获得最优化的设置，进一步减小了后续化学机械研磨金属层时不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后在第一区域31表面产生金属的残留。
本实施例中，所述第一区域31的数量为1个，在本发明的其他实施例中，所述第一区域31的数量大于等于2个，每一个第一区域31的表面积相等或不相等，不同面积的第一区域31中的通孔的密度与半导体衬底300上通孔的平均密度的关系满足上述5个优选实施例中对应的第一区域31的通孔密度与通孔的平均密度的关系，当半导体衬底300上具有多个第一区域31时，并且第一区域31的表面积相等或不相等时，通过优化多个第一区域31的通孔密度与平均密度的关系，有利于减小多个第一区域31和第二区域32的研磨时的研磨速率差异，防止在第一区域31表面产生金属的残留。
本实施例中，所述第一区域31和第二区域32的半导体衬底300的总表面积等于单个芯片的面积。半导体衬底300为晶圆上形成的一个晶粒（Die），晶圆上每一个晶粒（Die）上的通孔301的分布相同。
请参考图2，本发明实施例中，在刻蚀半导体衬底300之前，在半导体衬底300的表面形成掩膜层302（掩膜层302在图1中未示出），所述掩膜层302作为后续刻蚀半导体衬底300时的掩膜，所述掩膜层302还可以作为后续化学机械研磨金属层时的停止层，所述掩膜层302中形成有若干开口303，开口303的位置和宽度与形成的通孔301的位置和宽度相对应。
所述掩膜层302的材料为氮化硅、氧化硅、碳化硅、氮氧化硅、氮化硼或无定形碳。所述掩膜层302的厚度根据实际的工艺确定。
在本发明的其他实施例中，所述半导体衬底300和掩膜层302之间还形成有介质层，半导体衬底300上和/或介质层中形成有半导体器件，后续通过形成的硅通孔互联结构将半导体器件与另外一个半导体衬底上的半导体器件相连，所述半导体器件可以为但不限于晶体管、电容器、电感器、电阻、存储器、互联结构等。
本发明实施例中，采用掩膜层302为掩膜刻蚀所述半导体衬底300时采用的刻蚀工艺为Bosch（博世）刻蚀工艺，使形成的通孔301具有良好的开口形貌和侧壁形貌，防止开口的形貌差异对第一区域31的通孔密度和半导体衬底300上的通孔的平均密度的影响，有利于减小第一区域31的通孔密度与半导体衬底300上通孔的平均密度的差异，使得第一区域31的通孔密度与半导体衬底300上通孔的平均密度的具有较优关系，防止研磨后的金属残留。
具体的，所述Bosch刻蚀工艺包括刻蚀步骤和聚合物沉积步骤，所述刻蚀步骤和聚合物沉积步骤交替进行，首先，进行刻蚀步骤，采用等离子刻蚀工艺刻蚀去除部分厚度的半导体衬底300材料，形成刻蚀孔，所述等离子体刻蚀采用的气体为SF6，所述刻蚀步骤刻蚀时间为1～3秒，刻蚀深度小于1微米；然后进行聚合物沉积步骤，在所述刻蚀孔侧壁形成聚合物，聚合物沉积步骤采用气体为C4F8，所述聚合物的作用是，在进行下一步刻蚀步骤时，保护已形成的孔洞侧壁不被刻蚀到，从而保证整个刻蚀过程的各向异性；交替进行所述离子体刻蚀步骤和所述聚合物沉积步骤，直至形成通孔301。
接着，请参考图3，在通孔301的底部和侧壁表面以及掩膜层302表面形成阻挡层304，所述阻挡层304用于防止后续形成的硅通孔互联结构中的金属向半导体衬底300和/或介质层中扩散，影响器件的稳定性。
所述阻挡层304的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，阻挡层304的形成工艺为原子层沉积工艺、化学气相沉积工艺或溅射等。
所述通孔301的侧壁和底部与阻挡层304还可以形成绝缘层（图中未示出），所述绝缘层用于电学隔离阻挡层304和半导体衬底300，所述绝缘层材料可以为氧化硅，绝缘层的形成工艺为热氧化或化学气相沉积。
接着，请参考图4，在所述阻挡层304表面形成金属层305，金属层305填充满所述通孔301（参考图3）。
所述金属层305的形成工艺为电镀，金属层305的材料为铜、钨或铝。本实施例中所述金属层305的材料为铜，在进行电镀前，还可以在阻挡层304表面形成一层种子层。
所述金属层305的材料为钨或者铝时，金属层305可以采用物理气相沉积工艺或者溅射工艺形成。
接着，请参考图5，采用化学机械研磨工艺平坦化所述金属层305（参考图4），形成硅通孔互联结构306。
所述化学机械研磨工艺采用的研磨液的主体成分为二氧化硅，质量百分比浓度为1.0～1.2g/ml，稀释剂为去离子水，PH值为5.5～6.5，研磨液的流量为100～200毫升每分钟，研磨工艺中研磨垫的转速为70～90转每分钟，研磨头的转速为80～100转每分钟，抛光工艺的压力为15～30千帕，在第一区域31的通孔的密度和半导体衬底300上的通孔的平均密度满足前述的各种要求时，用利于减小第一区域31和第二区域32之间的研磨速率差异，在有效防止第一区域31的表面金属残留的同时，提高了研磨的精度和效率，并且能保证第一区域31形成的硅通孔互联结构306的表面平整度和第二区域32形成的硅通孔互联结构306的表面平整度的差异较小，从而提高了研磨的工艺窗口。
进行化学机械研磨时，去除掩膜层302表面的阻挡层304。
在形成硅通孔互联结构306后，还包括，平坦化所述半导体衬底300的底部，直至暴露出硅通孔互联结构306底部表面，使硅通孔互联结构306底部可以与另外一个半导体衬底300上的互联结构或半导体器件相连。
本发明实施例还提供了一种硅通孔布局结构，请参考图1，包括：半导体衬底300，所述半导体衬底300具有第一区域31和第二区域32，半导体衬底300上第一区域31之外的区域为第二区域32；位于第一区域31和第二区域32的半导体衬底300中的若干分立的通孔301，第一区域301的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域31的通孔密度为第一区域31内的所有通孔301的开口面积之和与第一区域31的半导体衬底300表面积之比，通孔的平均密度为第一区域31和第二区域32内所有通孔301的开口面积之和与第一区域31和第二区域32的半导体衬底300的总表面积之比。
当所述第一区域31的半导体衬底300的表面积小于等于28mm2且大于14mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于1.25%。
当所述第一区域31的半导体衬底300的表面积小于等于14mm2且大于3mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于2.75%。
当所述第一区域31的半导体衬底300的表面积小于等于3mm2且大于0.5mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于4.75%。
当所述第一区域31的半导体衬底300的表面积小于等于0.5mm2且大于0.16mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于6.75%。
当所述第一区域31的半导体衬底300的表面积小于等于0.16mm2且大于0mm2时，第一区域31的通孔密度与通孔的平均密度的差值小于等于13.75%。
所述第一区域31的数量大于等于1个，第一区域31的数量大于等于2个时，每个第一区域31的面积相等或不相等，并且每个第一区域31的通孔密度与通孔的平均密度的关系满足上述不同面积的第一区域情况下，对应的第一区域31的通孔密度与通孔的平均密度之间的关系。
综上，本发明实施例提供的一种硅通孔布局结构、硅通孔互联结构的形成方法，通过优化第一区域的通孔密度与半导体衬底上通孔的平均密度的关系，在采用化学金属研磨工艺平坦化金属层，减小因不同区域的硅通孔的密度差异造成的研磨速率差异，防止研磨后的表面金属的残留，并能优化硅通孔互联结构的表面的均匀性，从而增大工艺窗口。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种硅通孔互联结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，半导体衬底上第一区域之外的区域为第二区域；
刻蚀第一区域和第二区域的半导体衬底，在第一区域和第二区域的半导体衬底中形成若干分立的通孔，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域的通孔密度为第一区域内的所有通孔的开口面积之和与第一区域的半导体衬底的表面积之比，通孔的平均密度为第一区域和第二区域内所有通孔的开口面积之和与第一区域和第二区域的半导体衬底的总表面积之比；
在所述半导体衬底上形成金属层，金属层填充满所述通孔；
采用化学机械研磨工艺平坦化所述金属层，形成硅通孔互联结构。
2.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域的半导体衬底的表面积小于等于28mm2且大于14mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于1.25%。
3.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域的半导体衬底的表面积小于等于14mm2且大于3mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于2.75%。
4.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域的半导体衬底的表面积小于等于3mm2且大于0.5mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于4.75%。
5.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域的半导体衬底的表面积小于等于0.5mm2且大于0.16mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于6.75%。
6.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域的半导体衬底的表面积小于等于0.16mm2且大于0mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于13.75%。
7.如权利要求2～6任一项所述的硅通孔互联结构的形成方法，其特征在于，所述半导体衬底上第一区域的数量大于等于两个，每一个第一区域的表面积相等或不相等。
8.如权利要求2～6任一项所述的硅通孔互联结构的形成方法，其特征在于，所述化学机械研磨工艺采用的研磨液的主体成分为二氧化硅，质量百分比浓度为1.0～1.2g/ml，稀释剂为去离子水，PH值为5.5～6.5，研磨液的流量为100～200毫升每分钟，研磨工艺中研磨垫的转速为70～90转每分钟，研磨头的转速为80～100转每分钟，抛光工艺的压力为15～30千帕。
9.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述第一区域和第二区域的半导体衬底的总表面积等于单个芯片的面积。
10.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述半导体衬底上还形成有掩膜层，掩膜层中具有与通孔位置相对应的开口，进行化学机械研磨工艺时，以掩膜层作为停止层。
11.如权利要求10所述的硅通孔互联结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氧化硅、碳化硅、氮氧化硅、氮化硼或无定形碳。
12.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，形成通孔后，在通孔的底部和侧壁形成阻挡层。
13.如权利要求12所述的硅通孔互联结构的形成方法，其特征在于，所述阻挡层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种。
14.如权利要求1所述的硅通孔互联结构的形成方法，其特征在于，所述金属层的形成工艺为电镀，金属层的材料为铜、钨或铝。
15.一种硅通孔布局结构，其特征在于，包括：
半导体衬底，所述半导体衬底具有第一区域和第二区域，半导体衬底上第一区域之外的区域为第二区域；
位于第一区域和第二区域的半导体衬底中的若干分立的通孔，第一区域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一区域的通孔密度为第一区域内的所有通孔的开口面积之和与第一区域的半导体衬底表面积之比，通孔的平均密度为第一区域和第二区域内所有通孔的开口面积之和与第一区域和第二区域的半导体衬底的总表面积之比。
16.如权利要求15所述的硅通孔布局结构，其特征在于，所述第一区域的半导体衬底的表面积小于等于28mm2且大于14mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于1.25%。
17.如权利要求15所述的硅通孔布局结构，其特征在于，所述第一区域的半导体衬底的表面积小于等于14mm2且大于3mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于2.75%。
18.如权利要求15所述的硅通孔布局结构，其特征在于，所述第一区域的半导体衬底的表面积小于等于3mm2且大于0.5mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于4.75%。
19.如权利要求15所述的硅通孔布局结构，其特征在于，所述第一区域的半导体衬底的表面积小于等于0.5mm2且大于0.16mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于6.75%。
20.如权利要求15所述的硅通孔布局结构，其特征在于，所述第一区域的半导体衬底的表面积小于等于0.16mm2且大于0mm2时，第一区域的通孔密度与通孔的平均密度的差值小于等于13.75%。
CN201310106719.9A 2013-03-28 2013-03-28 硅通孔布局结构、硅通孔互联结构的形成方法 Active CN104078416B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310106719.9A CN104078416B (zh) 2013-03-28 2013-03-28 硅通孔布局结构、硅通孔互联结构的形成方法
US14/181,862 US10141244B2 (en) 2013-03-28 2014-02-17 TSV layout structure and TSV interconnect structure, and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310106719.9A CN104078416B (zh) 2013-03-28 2013-03-28 硅通孔布局结构、硅通孔互联结构的形成方法

Publications (2)

Publication Number Publication Date
CN104078416A CN104078416A (zh) 2014-10-01
CN104078416B true CN104078416B (zh) 2017-02-22

Family

ID=51599601

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310106719.9A Active CN104078416B (zh) 2013-03-28 2013-03-28 硅通孔布局结构、硅通孔互联结构的形成方法

Country Status (2)

Country Link
US (1) US10141244B2 (zh)
CN (1) CN104078416B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220001956A (ko) 2020-06-30 2022-01-06 삼성전자주식회사 집적회로 소자 및 이를 포함하는 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6045435A (en) * 1997-08-04 2000-04-04 Motorola, Inc. Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects
US6093631A (en) * 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
US8252659B2 (en) * 2008-12-02 2012-08-28 Imec Method for producing interconnect structures for integrated circuits
CN102054752A (zh) * 2009-11-03 2011-05-11 中芯国际集成电路制造(上海)有限公司 硅通孔制作方法
CN102893376A (zh) * 2010-06-01 2013-01-23 应用材料公司 铜晶圆研磨的化学平坦化
US8319336B2 (en) * 2010-07-08 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of etch microloading for through silicon vias
US8440094B1 (en) * 2011-10-27 2013-05-14 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of polishing a substrate
JP5925006B2 (ja) * 2012-03-26 2016-05-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
CN102881586A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 改善接触孔之钨化学机械研磨后平坦性的方法
US8618651B1 (en) * 2012-11-01 2013-12-31 Nvidia Corporation Buried TSVs used for decaps

Also Published As

Publication number Publication date
US20140291856A1 (en) 2014-10-02
US10141244B2 (en) 2018-11-27
CN104078416A (zh) 2014-10-01

Similar Documents

Publication Publication Date Title
CN102420210B (zh) 具有硅通孔(tsv)的器件及其形成方法
CN105336670B (zh) 半导体结构及其形成方法
CN103400800B (zh) Bosch刻蚀方法
CN103390581A (zh) 硅通孔刻蚀方法
JP2022537238A (ja) 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス
CN105609431A (zh) 半导体结构及其形成方法
CN108109960B (zh) 用于系统级封装的硅通孔转接板及其制备方法
CN103050439B (zh) 互连线结构及互连线结构的形成方法
CN107658222B (zh) 一种3d nand闪存沟道孔的平坦化工艺
CN103219282B (zh) 一种tsv露头工艺
CN102024783A (zh) 用于互连工艺中的半导体器件及其制造方法
TW202304030A (zh) 半導體積體電路器件及其製造方法
CN103077921B (zh) 互连线结构及互连线结构的形成方法
CN103377991B (zh) 沟槽的形成方法
CN104752321B (zh) 半导体器件的制造方法
CN102024786B (zh) 用于互连工艺中的半导体器件及其制造方法
CN104078416B (zh) 硅通孔布局结构、硅通孔互联结构的形成方法
KR20220079526A (ko) 리세싱된 피처에서의 상향식 금속화 방법
CN104143527A (zh) 一种导电插塞和tsv的形成方法
CN102324399B (zh) 半导体器件及其制作方法
CN103378060A (zh) 硅通孔及其填充方法
CN103700622A (zh) 硅通孔的形成方法
CN105826279B (zh) 半导体结构及其形成方法
CN103117246A (zh) 金属互连结构的制作方法
CN103413779A (zh) 硅通孔刻蚀方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant