CN103377991B

CN103377991B - 沟槽的形成方法

Info

Publication number: CN103377991B
Application number: CN201210115867.2A
Authority: CN
Inventors: 张海洋; 胡敏达
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-04-18
Filing date: 2012-04-18
Publication date: 2016-02-17
Anticipated expiration: 2032-04-18
Also published as: CN103377991A

Abstract

一种沟槽的形成方法，包括，提供半导体衬底；在衬底上形成介电层；在所述介电层上掩膜层，所述掩膜层内具有开口图形；采用第一气体处理开口图形的侧壁，使开口图形侧壁倾斜；以所述掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽。本发明还提供一种沟槽的形成方法，包括，对所述介电层进行刻蚀形成沟槽后，采用第二气体处理沟槽侧壁，使沟槽侧壁倾斜。采用本发明的开口的形成的方法，提高集成电路的电学性能、稳定性和成品率。

Description

沟槽的形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种沟槽的形成方法。

背景技术

随着半导体集成电路技术的不断发展，半导体器件尺寸和互连结构尺寸不断减小，从而导致金属连线之间的间距在逐渐缩小，用于隔离金属连线之间的介电层也变得越来越薄，这样会导致金属连线之间可能会发生串扰。现在，通过降低金属连线层间的介电层的介电常数(k)，可有效地降低这种串扰，且低k的介电层可有效地降低金属连线层间的电阻电容延迟(RCdelay)。因此，低k介电材料、超低k介电材料已越来越广泛地应用于互连工艺的介电层，所述低k介电材料为介电常数小于4、大于等于2.2的材料，所述超低k介电材料为介电常数小于2.2的材料。

现有技术中在低k或超低k介电层中形成沟槽的方法包括：

如图1所示，提供半导体衬底1，在形成有半导体器件的半导体衬底1上形成第一层间介电层2。

如图2所示，在第一层间介电层2上形成分立的金属导电层3，所述金属导电层3通过第一层间介电层2内的导电结构与半导体衬底1上的半导体元件连接；在分立的金属导电层3之间的第一层间介电层2上形成第二层间介电层4，所述第二层间介电层4的表面与金属导电层3的表面齐平。

如图3所示，在金属导电层3和第二层间介电层4上形成介电层5。

如图4所示，在介电层5上形成抗反射涂层(anti-reflectivecoating，ARC)6；在抗反射涂层6上形成具有沟槽图形的光刻胶层7。以光刻胶层7为掩膜，刻蚀抗反射涂层6及介电层5形成沟槽8。

如图5所示，去除光刻胶层7和抗反射涂层6。

随着半导体器件尺寸不断缩小，获得特征尺寸(CD)逐渐缩小的沟槽变得越来越困难，且仅使用上述光刻胶材料会导致沟槽的形貌不佳，例如沟槽侧壁不够光滑等现象。因此，金属硬掩膜(metalhardmask)材料或氮化硼材料的应用可以提供较佳的形貌控制，而且可以减少刻蚀次数，所述金属硬掩膜包括氮化钛、氮化钽等。

但是，如图6所示，以具有开口图形的金属硬掩膜(metalhardmask)或氮化硼作为掩膜9刻蚀介电层5(低k或超低k介电层)形成沟槽后直接填充金属100，会出现所述沟槽内部没有完全被填充的空洞101现象(如图6所示)，造成后续半导体器件的电学性能、成品率和可靠性受到影响。相关技术另可参阅公开号为CN101295667A的中国专利文件，该申请文件提供了一种沟槽的形成方法，但是不能避免出现上述技术问题。

发明内容

本发明要解决的问题是提供一种沟槽的形成方法，避免半导体器件的电学性能、成品率和可靠性受到影响。

为解决上述问题，本发明提供了一种沟槽的形成方法，所述方法包括：

提供半导体衬底；

在衬底上形成介电层；

在所述介电层上形成掩膜层，所述掩膜层内具有开口图形；

采用第一气体处理开口图形的侧壁，使开口图形侧壁倾斜；

以所述掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽。

可选的，所述第一气体是包括Ar。

可选的，第一气体处理采用的压力为2Torr～100Torr，功率为50W～500W，射频功率为2MHz～60MHz，处理时间为10s～60s，所述Ar的流量为l0sccm～500sccm。

可选的，所述第一气体还包括辅助气体，所述辅助气体为N₂、CH₄、N₂和CH₄的混合气体或He。

可选的，所述辅助气体的流量为10sccm～100sccm。

可选的，在形成沟槽后，还包括：采用第二气体处理沟槽侧壁，使沟槽侧壁倾斜。

可选的，所述第二气体为含F气体。

可选的，所述第二气体处理采用的压力为50Torr～150Torr，功率为50W～350W，射频功率为20MHz～100MHz，处理时间为5s～60s，所述的流量为100sccm～250sccm。

可选的，在形成介电层之前，还包括，在所述衬底上形成刻蚀阻挡层。

可选的，对所述介电层进行刻蚀形成沟槽后，所述沟槽露出所述刻蚀阻挡层；去除所述沟槽内的刻蚀阻挡层。

可选的，所述掩膜层为氮化硼、氮化钛、氮化钽。

可选的，所述介电层为低k材料或超低k材料。

可选的，所述低k材料为SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON。

可选的，所述超低k材料为黑钻石。

本发明还提供一种沟槽的形成方法，包括，

提供半导体衬底；

在衬底上形成介电层；

在所述介电层上形成掩膜层，所述掩膜层内具有开口图形；

以所述图形化的掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽；

采用第二气体处理沟槽侧壁，使沟槽侧壁倾斜。

可选的，所述第二气体为含F气体。

可选的，第二气体处理采用的压力为50Torr～150Torr，功率为50W～350W，射频功率为20MHz～100MHz，处理时间为5s～60s，所述的流量为100sccm～250sccm。

与现有技术相比，本发明的技术方案具有以下优点：

采用第一气体处理所述具有开口图形的硬掩膜层，即采用第一气体处理所述开口图形的侧壁，使开口图形侧壁倾斜，增加了具有开口图形的硬掩膜层的开口尺寸，然后以该硬掩膜层为掩膜，对所述介质层进行刻蚀形成沟槽，所述沟槽顶部开口尺寸增加，减小了所述沟槽的深宽比；或者在沟槽形成后，采用第二气体处理所述沟槽侧壁，在不影响击穿电压的情况下，使得沟槽开口处和侧壁上半部分倾斜，减小了所述沟槽的深宽比，因此，沟槽深宽比的减小使金属更容易填入所述沟槽中，且沟槽内部填充的金属不易出现空洞现象，避免后续半导体器件的电学性能、成品率和可靠性不受影响。

进一步，采用氩气作为第一气体对所述硬掩膜层(包括金属硬掩膜或氮化硼)的开口图形的侧壁进行物理离子轰击，因为氩气相对较重并且化学上是惰性气体，避免了它和硬掩膜层发生化学反应。氩气在真空腔等离子体中产生Ar离子，具备一定能量的Ar离子轰击硬掩膜层的开口图形侧壁，所述开口侧壁被刻蚀(即所述开口侧壁被撞击出原子并被移走)，使得所述开口侧壁倾斜，即开口图形的顶部尺寸大于底部尺寸从而以Ar处理后的硬掩膜为掩膜刻蚀的所述沟槽开口处的尺寸也相应增加，减小了所述沟槽的深宽比。

进一步，在介质层形成沟槽后，采用含氟气体(例如CF₄)作为第二气体对所述沟槽的侧壁进行刻蚀后处理，等离子体产生的反应元素(自由基和反应原子，主要含F)将沟槽侧壁的介质层表面的化学键打破，并发生化学反应，反应中产生的挥发性生成物被真空泵抽走，同时采用物理作用对沟槽进行处理以获得好的线宽控制和选择比，沟槽侧壁的上半部分倾斜，即沟槽开口处和侧壁上半部分的宽度适度增加，从而使沟槽的深宽比减小。

附图说明

图1至图5是现有的一种沟槽的结构示意图；

图6是现有的另一种沟槽的结构示意图；

图7是本发明形成沟槽的流程图；

图8至图18是本发明的一个实施例中形成沟槽的双镶嵌结构的实施例示意图。

具体实施方式

发明人发现在低工艺节点情况下，通常会采用低k材料或超低k材料作为介电层，以图形化的金属硬掩膜(metalhardmask)或氮化硼作为掩膜刻蚀介电层(低k或超低k介电层)形成沟槽后直接填充金属，一方面由于沟槽的特征尺寸(CD)的减小增加了所述沟槽的深宽比，另一方面金属硬掩膜层或氮化硼层的厚度增加了所述沟槽的深宽比(大约10％)，增加了填充金属的难度。所述沟槽内部含有没有完全被金属填充的空洞，造成后续半导体器件的成品率、可靠性和电学性能受到影响，如电迁移(electromigration，EM)性能、应力迁移(stressmigration，SM)性能。

发明人经过创造性劳动，获得了一种沟槽的形成方法，具体参考图7：

步骤S70，提供半导体衬底；

步骤S71，在所述半导体衬底上形成介电层；

步骤S72，在所述介电层上形成掩膜层，所述掩膜层内具有开口图形；

步骤S73，采用第一气体处理开口图形的侧壁，使开口图形侧壁倾斜；

步骤S74，以所述掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽；

步骤S75，采用第二气体处理所述沟槽侧壁，使所述沟槽侧壁倾斜；

步骤S76，对所述沟槽进行刻蚀后处理，所述刻蚀后处理后对所述沟槽填充金属。

本实施方式中，在刻蚀沟槽步骤之前，采用第一气体处理所述硬掩膜层(包括金属硬掩膜层或氮化硼层)的开口图形的侧壁，所述第一气体包括氩气和辅助气体，所述辅助气体可以为N₂、CH₄、N₂和CH₄的混合气体或He，氩气在等离子体反应腔室中形成具备一定能量的Ar离子，对所述硬掩膜层的开口侧壁进行物理轰击，使所述开口侧壁倾斜，即开口图形的顶部尺寸大于底部尺寸增加了图形化硬掩膜层的开口尺寸，然后以该硬掩膜层为掩膜，对所述介质层进行刻蚀形成沟槽，所述沟槽顶部开口尺寸增加，从而减小了沟槽的深宽比；或者在沟槽形成后，采用第二气体处理所述沟槽侧壁，所述第二气体为含F气体，在不影响击穿电压的情况下，使得沟槽开口处和侧壁上半部分倾斜，同样能够将所述沟槽的深宽比减小。因此，上述处理步骤中的两步或者任意一步都能使金属更容易填入所述沟槽中，且沟槽内部填充的金属不易出现空洞现象，提高后续半导体器件的电学性能、成品率和可靠性。

下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述。

图8至图18是本发明的一个实施例中形成带有沟槽的实施例示意图。

如图8所示，提供半导体衬底10，所述半导体衬底10可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicononinsulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。其中，半导体衬底10上可已形成有半导体元件，如晶体管(transistor)、电容器(capacitor)、整流器(rectifier)等。

如图9所示，在形成有半导体器件的半导体衬底10上形成第一层间介电层11。

本实施例中，形成所述第一层间介电层11的工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)等；所述第一层间介电层11的材质可为低k介电材料，如SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON等，还可以为超低k介电材料，如黑钻石等。

如图10所示，在第一层间介电层11上形成分立的金属导电层12，所述金属导电层12通过第一层间介电层11内的导电结构与半导体衬底10上的半导体元件连接；在分立的金属导电层12之间的第一层间介电层11上形成第二层间介电层13，所述第二层间介电层13的表面与金属导电层12的表面齐平。

本实施例中，所述金属导电层12可以为铝或铜。

如果金属导电层12为铝，则形成金属导电层12的工艺如下：在第一层间介电层11上形成铝层；对铝层进行刻蚀至暴露第一层间介电层11，形成分立的金属导电层12；在第一层间介电层11上形成第二层间介电层13，所述第二层间介电层13填充满分立的金属导电层12之间的区域。

如果金属导电层12为铜，则形成金属导电层12的工艺如下：在第一层间介电层11上形成第二层间介电层13；刻蚀第二层间介电层13至暴露第一层间介电层11，形成多个沟槽；然后，用电镀工艺在沟槽内填充满金属导电层12。

本实施例中，所述第二层间介电层13的形成工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)等；所述第二层间介电层13的材质可为低k介电材料，如SiO₂、SiOF、SiCOH、SiO、SiCO、或者SiCON等，还可以为超低k介电材料，如黑钻石等。

如图11所示，在金属导电层12和第二层间介电层13上先形成刻蚀阻挡层14；然后于刻蚀阻挡层14上形成介电层15。

本实施例中，所述介电层15为低k介电层、超低k介电层或者两者兼有。所谓低k介电层可以是介电常数为小于4、大于等于2.2的介电材料，如SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON等；所谓超低k介电层可以是介电常数小于2.2的介电材料，如黑钻石等。为了减小电路中的RC延迟，介电层15采用超低k介电材料。

本实施例中，所述刻蚀阻挡层14可起到防止金属导电层12扩散到上方后续形成的介电层15上，还可起到刻蚀停止层的作用。除本实施例外，刻蚀阻挡层14是可选的，即介电层15可直接形成于金属导电层12和第二层间介电层13上。

接着如图12所示，在所述介电层形成硬掩膜层16。

所述硬掩膜层16可以是常见的硬掩膜材料形成，如氧化硅、氮化硅、氮氧化硅、碳化硅。但随着半导体器件尺寸不断缩小，获得特征尺寸逐渐缩小的通孔、沟槽变得越来越困难，且仅使用上述掩膜材料会导致孔、沟槽的形貌不佳，例如沟槽侧壁不够光滑等现象。因此，金属硬掩膜(metalhardmask)材料和氮化硼的应用可以提供较佳的形貌控制，而且可以减少刻蚀次数。故在本发明的优选实施例中，所述硬掩膜层为金属硬掩膜，在所述金属硬掩膜下方还可形成其它硬掩膜层如碳化硅、氮化硅等。所述金属硬掩膜的材质可为氮化钛等常见的金属硬掩膜材料。

本实施例中，所述硬掩膜层16的厚度为150A～350A，如果硬掩膜层16的厚度太小，则产生的应力较大；如果硬掩膜层16的厚度太大，则不易去除。

如图13所示，在介电层15上形成硬掩膜层16之后，可在硬掩膜层上形成图形化光刻胶层17。

如图14所示，然后以图形化光刻胶层17为掩膜刻蚀硬掩膜层，即可在硬掩膜层16中形成定义沟槽的开口，灰化去除图形化的光刻胶17。

如图15所示，采用第一气体22处理所述具有开口图形的硬掩膜层16，即采用第一气体处理所述开口图形的侧壁，使开口图形侧壁倾斜。

采用氩气对所述硬掩膜层16(包括金属硬掩膜(metalhardmask)或氮化硼)的开口侧壁进行物理离子轰击，因为氩气相对较重并且化学上是惰性气体，避免了它和硬掩膜层发生化学反应。氩气在真空腔等离子体中产生Ar离子，具备一定能量的Ar离子轰击硬掩膜层16的开口侧壁，使开口侧壁被刻蚀(即所述开口侧板被撞击出原子并被移走)，使得所述硬掩膜层16的开口处侧壁倾斜，即开口图形的顶部尺寸大于底部尺寸。

所述第一气体还包括第一辅助气体，所述第一辅助气体为N₂、CH₄、N₂和CH₄的混合气体或He。所述辅助气体的作用为稀释氩气，以增加刻蚀的速度和均匀性并且减小负载效应。

采用第一气体22对图形化的硬掩膜进行处理是在等离子体反应腔室中进行的。

采用第一气体22对的硬掩膜的开口图形侧壁进行处理的工艺条件直接影响器件的电学性能、器件的成品率和可靠性，发明人经过不断研究与试验得出，较佳地，所述工艺条件包括：所述氩气处理采用的压力为2Torr～100Torr，功率为50W～500W，流量为10sccm～500sccm，射频功率为2MHz～60MHz，所述辅助气体的流量为10sccm～100sccm，处理时间为10s～60s。其中，所述射频功率可以逐渐降低，使得Ar离子轰击的能量降低，从而更容易形成倾斜的侧壁。

参考图16，以经过氩气处理的的硬掩膜层16为掩膜，刻蚀介电层15，形成沟槽20(如图17所示)，所述沟槽20开口尺寸增加。

如图17所示，去除所述双镶嵌结构21内的刻蚀阻挡层14。

继续参考图17，采用第二气体23处理所述沟槽20，如图18所示的沟槽20侧壁的上半部分倾斜，即沟槽20开口和上半部分宽度在不影响击穿电压的情况下适度增加。采用第二气体23处理所述沟槽20的步骤是在去除刻蚀阻挡层14后进行，如果在去除刻蚀阻挡层14之前进行，则进行去除刻蚀阻挡层14的操作时会影响介质层15的刻蚀，即影响所述沟槽20的侧壁开口处和侧壁上半部分的刻蚀。

所述第二气体23为含氟气体，本实施例较佳为CF₄，等离子体产生的反应元素(自由基和反应原子，主要含F)将沟槽20侧壁的介质层15表面的化学键打破，并发生化学反应，反应中产生的挥发性生成物被真空泵抽走，同时采用物理作用对沟槽20进行处理以获得好的线宽控制和选择比，沟槽20开口处和侧壁的上半部分倾斜，即使得沟槽的上半部分宽度适度增加，从而使沟槽20的深宽比减小。较优的，控制反应条件可以使得所述沟槽20开口处与所述沟槽20侧壁的上半部分宽度适度增加，如果所述沟槽20侧壁的下半部分宽度如果也增加，即所述沟槽20侧壁的下半部分侧壁倾斜，则填充金属时的介质层15的侧壁较薄，影响击穿电压。

采用第二气体23对所述沟槽20进行处理是在等离子体反应腔室中进行的，该等离子体反应腔室与第一气体处理、沟槽刻蚀时所采用的等离子体反应腔室可为同一腔室。

采用第二气体23对所述沟槽20进行处理的工艺条件直接影响器件的电学性能、器件的成品率和可靠性，尤其对沟槽20侧壁的上半部分的刻蚀处理控制尤为重要，发明人经过不断研究与试验得出，较佳地，所述工艺条件包括：所述CF₄处理采用的压力为50Torr～150Torr，功率为50W～350W，流量为100sccm～250sccm，射频功率为20MHz～100MHz，处理时间为5s～60s。

在其它实施例中也可以对所述沟槽20不进行第二气体的处理。

接着将沟槽20进行刻蚀后处理，去除沟槽20内的反应聚合物，然后在所述沟槽内填充金属22，然后进行化学机械抛光。

即使有金属硬掩膜层16的存在，所述沟槽20的开口尺寸变宽，即所述沟槽20深宽比的减小使金属25更容易填入所述沟槽20中且沟槽20内部填充的金属25不易出现空洞现象，提高后续半导体器件的电学性能、成品率和可靠性。

通过上述各实施例，在刻蚀沟槽步骤之前，采用第一气体处理所述硬掩膜层(包括金属硬掩膜层或氮化硼层)的开口图形的侧壁，所述第一气体包括氩气和辅助气体，所述辅助气体可以为N₂、CH₄、N₂和CH₄的混合气体或He，氩气在等离子体反应腔室中形成具备一定能量的Ar离子，对所述硬掩膜层的开口侧壁进行物理轰击，使所述开口侧壁倾斜，即开口图形的顶部尺寸大于底部尺寸增加了图形化硬掩膜层的开口尺寸，然后该硬掩膜层为掩膜，对所述介质层进行刻蚀形成沟槽，所述沟槽顶部开口尺寸增加，从而减小了沟槽的深宽比；或者在沟槽形成后，采用第二气体处理所述沟槽侧壁，所述第二气体为含F气体，在不影响击穿电压的情况下，使得沟槽开口处和侧壁上半部分倾斜，同样能够将所述沟槽的深宽比减小。因此，在形成沟槽后，上述处理使金属更容易填入所述沟槽中，且沟槽内部填充的金属不易出现空洞现象，提高后续半导体器件的电学性能、成品率和可靠性。

上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims

1.一种沟槽的形成方法，其特征在于，包括，

提供半导体衬底；

在衬底上形成介电层；

在所述介电层上形成掩膜层，所述掩膜层内具有开口图形，所述掩膜层为氮化硼层、氮化钛层、氮化钽层中的任一层，或者为氧化硅层、氮化硅层、氮氧化硅层、碳化硅层中的任一层，或者为底层为碳化硅层或氮化硅层，顶层为氮化钛层或氮化钽层的叠层；

采用第一气体处理开口图形的侧壁，使开口图形侧壁倾斜，所述第一气体中的第一主气体为Ar；

以所述掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽；

形成所述沟槽后，还包括：采用第二气体处理所述沟槽侧壁，使所述沟槽侧壁倾斜，所述第二气体为含F气体。

2.根据权利要求1所述的沟槽形成方法，其特征在于，第一气体处理采用的压力为2Torr～100Torr，功率为50W～500W，射频功率为2MHz～60MHz，处理时间为10s～60s，所述Ar的流量为10sccm～500sccm。

3.根据权利要求1所述的沟槽形成方法，其特征在于，所述第一气体还包括辅助气体，所述辅助气体为N₂、CH₄、N₂和CH₄的混合气体或He。

4.根据权利要求3所述的沟槽形成方法，其特征在于，所述辅助气体的流量为10sccm～100sccm。

5.根据权利要求1所述的沟槽形成方法，其特征在于，所述第二气体处理采用的压力为50Torr～150Torr，功率为50W～350W，射频功率为20MHz～100MHz，处理时间为5s～60s，流量为100sccm～250sccm。

6.根据权利要求1所述的沟槽形成方法，其特征在于，在形成介电层之前，还包括，

在所述衬底上形成刻蚀阻挡层。

7.根据权利要求6所述的沟槽的形成方法，其特征在于，对所述介电层进行刻蚀形成沟槽后，所述沟槽露出所述刻蚀阻挡层；

去除所述沟槽内的刻蚀阻挡层。

8.根据权利要求1所述的沟槽的形成方法，其特征在于，所述介电层为低k材料或超低k材料。

9.根据权利要求8所述的沟槽的形成方法，其特征在于，所述低k材料为SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON。

10.根据权利要求8所述的沟槽的形成方法，其特征在于，所述超低k材料为黑钻石。

11.一种沟槽的形成方法，其特征在于，包括，

提供半导体衬底；

在衬底上形成介电层；

在所述介电层上形成掩膜层，所述掩膜层内具有开口图形；

以所述图形化的掩膜层为掩膜，对所述介电层进行刻蚀形成沟槽，所述介电层为低k材料或超低k材料；

采用第二气体处理沟槽侧壁，使沟槽侧壁上部分倾斜，所述第二气体仅为CF₄

所述第二气体处理采用的压力为50Torr～150Torr，功率为50W～350W，射频功率为20MHz～100MHz，处理时间为5s～60s，流量为100sccm～250sccm。