CN105097657B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构，包括：提供衬底；在所述衬底表面形成含碳介质层；在所述含碳介质层表面形成富碳保护层，且所述富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；在所述富碳保护层表面形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀富碳保护层以及含碳介质层形成开口，所述开口底部暴露出衬底表面；形成填充满所述开口的金属层。本发明避免了底切现象的产生，提高形成的金属层的质量，进而优化半导体结构的性能。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
背景技术
随着超大规模集成电路工艺技术的不断进步，半导体结构的特征尺寸不断缩小，芯片面积持续增大，半导体结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。
半导体结构的金属互连线之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低金属互连线之间的寄生电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。
然而，采用低k材料作为半导体结构的介质层时，形成的半导体结构的性能仍然较差，半导体结构的良率有待提高。
发明内容
本发明解决的问题是如何避免在半导体结构中产生底切现象，提高形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成含碳介质层；在所述含碳介质层表面形成富碳保护层，且所述富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；在所述富碳保护层表面形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀富碳保护层以及含碳介质层形成开口，所述开口底部暴露出衬底表面；形成填充满所述开口的金属层。
可选的，采用含碳气体束轰击所述含碳介质层表面，形成富碳保护层。
可选的，所述含碳气体束轰击含碳介质层表面的工艺为等离子处理。
可选的，所述等离子处理的工艺参数为：含碳气体流量为200sccm至2000sccm，载气流量为200sccm至2000sccm，腔室温度为300至400度，腔室压力为2至10托，射频功率为500至1500瓦。
可选的，所述含碳气体为CH4、C2H2、C2H6、C2H4、C3H6或C3H8；所述载气为Ar或He。
可选的，所述含碳介质层的材料为低k介质材料或超低k介质材料。
可选的，形成与富碳保护层相接触的硬掩膜层的工艺的反应原材料包括氧成分。
可选的，所述硬掩膜层为单层结构，硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅。
可选的，所述硬掩膜层为第一硬掩膜层和第二硬掩膜层的叠层结构。
可选的，所述第一硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅；所述第二硬掩膜层的材料为TiN、TaN或WN。
可选的，所述图形化的硬掩膜层的形成步骤包括：依次在所述富碳保护层表面形成第一硬掩膜层和第二硬掩膜层；在所述第二硬掩膜层内形成第一开口，所述第一开口底部暴露出第一硬掩膜层表面。
可选的，形成所述开口的工艺步骤包括：在所述第二硬掩膜层表面以及第一硬掩膜层表面形成具有第二开口的光刻胶层，所述第二开口宽度小于第一开口宽度，且第二开口底部暴露出第一硬掩膜层表面；以所述光刻胶层为掩膜，刻蚀去除第一硬掩膜层、富碳保护层以及部分厚度的含碳介质层，形成通孔；去除所述光刻胶层；以所述第二硬掩膜层为掩膜，刻蚀去除第一硬掩膜层、富碳保护层以及部分厚度的含碳介质层，在含碳介质层内形成开口，所述开口底部暴露出衬底表面。
可选的，在形成所述开口之后，还包括步骤：回刻蚀去除部分宽度的第二硬掩膜层，暴露出第二硬掩膜层侧壁与开口侧壁之间的第一硬掩膜层表面。
可选的，所述回刻蚀工艺为干法刻蚀或湿法刻蚀。
可选的，对所述暴露出的第一硬掩膜层进行湿法刻蚀，刻蚀后的第一硬掩膜层侧壁与开口底部表面之间的夹角为钝角。
可选的，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
可选的，所述第一硬掩膜层的材料为含碳氧化硅，且在沿衬底指向第一硬掩膜层的垂直延伸方向上，第一硬掩膜层的材料中碳原子浓度递减。
可选的，形成所述第一硬掩膜层的工艺中的反应原材料包括含碳硅源和氧源气体，且含碳硅源和氧源气体流量比值递减。
可选的，采用等离子体化学气相沉积工艺形成所述第一硬掩膜层，等离子体化学气相沉积工艺的工艺参数为：含碳硅源流量为100sccm至2000sccm或者2g/m至10g/m，并且按照10sccm/min至100sccm/min或者0.2g/min至0.5g/min逐渐递减，氧源气体流量为50sccm至1000sccm，并且按照5sccm/min至50sccm/min逐渐递增，反应气体还包括He，He流量为50sccm至1000sccm，沉积腔室压强为1托至10托，沉积腔室射频功率为100瓦至1000瓦，沉积腔室温度为250度至400度。
可选的，所述含碳硅源为甲基二乙氧基硅烷、八甲基环四硅氧烷或正硅酸乙酯；所述氧源气体为氧气。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在衬底表面形成含碳介质层后，在含碳介质层表面形成富碳保护层，且富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；在富碳保护层表面形成硬掩膜层时，由于富碳保护层材料中碳原子浓度较高，即使形成硬掩膜层的工艺过程消耗部分碳原子，富碳保护层材料中仍具有较高浓度的碳原子，防止由于碳原子浓度的减少而造成刻蚀速率的增加，从而避免富碳保护层中底切问题的产生。并且，本发明实施例中富碳保护层表面形成硬掩膜层，形成硬掩膜层的工艺几乎不会对含碳介质层材料中碳原子造成消耗，从而避免了含碳介质层中出现底切问题。因此，本发明实施例有效的避免底切现象，防止硬掩膜层脱落，并且提高形成的金属层的质量，进而优化形成的半导体结构的性能，提高半导体结构的良率。
进一步，本发明实施例中，采用含碳气体对含碳质层表面进行等离子体处理形成富碳保护层，由于含碳介质层的材料为低k介质材料或超低k介质材料，那么形成的富碳保护层的材料依然具有相对较低的相对介电常数，使得形成的半导体结构的RC延迟较小。
进一步，本发明实施例在形成开口后，回刻蚀去除部分宽度的第二硬掩膜层，使得填充开口的工艺窗口增大，工艺窗口的增大有利于提高形成的金属层的质量，例如金属层中的孔洞减少、致密度增加。
更进一步，本发明实施例采用特殊的工艺形成第一硬掩膜层。具体的，形成第一硬掩膜层的工艺反应原材料包括含碳硅源和氧源气体，且含碳硅源和氧源气体流量比值逐渐减小，因此在沿衬底指向第一硬掩膜层的垂直延伸方向上，第一硬掩膜层材料中碳原子浓度逐渐减小；采用湿法刻蚀工艺刻蚀第一硬掩膜层时，由于第一硬掩膜层材料中碳原子浓度分布的特殊性，碳原子浓度越小刻蚀速率越大，因此当刻蚀完成后，第一硬掩膜层具有倾斜的侧壁，且第一硬掩膜层侧壁与开口底部表面之间的夹角为钝角，使得形成的金属层具有平滑过渡的侧壁表面，防止金属层材料在尖锐直角处发生材料堆积，因此进一步的提高了形成的金属层的质量。
附图说明
图1为一实施例提供的半导体结构的剖面结构示意图；
图2至图12为本发明另一实施例半导体结构形成过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的性能有待提高，半导体结构的良率较差。
请参考图1，半导体结构的形成步骤包括：提供衬底100；在所述衬底100表面形成介质层101；在所述介质层101表面形成图形化的硬掩膜层102；以所述图形化的硬掩膜层102为掩膜刻蚀介质层101，在所述介质层101内形成开口103；后续还包括在所述开口103内填充满金属材料。
为了降低半导体结构的RC延迟，通常采用低k介质材料或超低k介质材料作为介质101的材料，低k介质材料或超低k介质材料通常为含有甲基团(-CH3)的多孔材料，即，低k介质材料或超低k介质材料中含有碳原子。作为一个具体实施例，低k介质材料由Si、C、O、H四种原子组成，所述低k介质材料为SiCOH。
在介质层101表面形成硬掩膜层102的过程中容易造成介质层101材料的碳键断裂，例如，碳原子脱离甲基团游离到介质层101之外；硬掩膜层102中通常包含有氧化硅层、氮氧化硅层或碳氧化硅层，且所述氧化硅层、氮氧化硅层或碳氧化硅层与介质层101直接接触，作为一个具体实施例，硬掩膜层102的材料为氧化硅(即硬掩膜层102为氧化硅层)，利用等离子体增强化学气相沉积工艺(PECVD，Plasma Enhanced Chemical Vapor Deposition)沉积硬掩膜层102，沉积工艺的反应气体包括氧成分(例如，氧气)，沉积工艺中的氧成分会与断裂的碳键结合形成CO2气体，因此介质层101与硬掩膜层102接触处的材料中碳原子浓度减小。
湿法清洗的刻蚀液体为稀释的氢氟酸溶液(DHF，氢氟酸与去离子水的体积比为700:1至300:1)时，刻蚀液体的刻蚀速率与被刻蚀层的材料中碳原子浓度成反比例关系，当被刻蚀层的材料中碳原子浓度越小时刻蚀速率越大；因此，当介质层101处于湿法清洗工艺环境中时，由于介质层101与硬掩膜层102接触处的碳原子浓度减小，使得刻蚀液体对所述接触处的介质层101的刻蚀速率变大，刻蚀液体对所述接触处的介质层101的刻蚀速率远大于对硬掩膜层102的刻蚀速率，在介质层101和硬掩膜层102之间形成缺口，造成底切现象104(undercut)。
如果底切现象104较为严重的话会导致硬掩膜层102从介质层101表面脱落；并且由于底切现象104的存在，后续向开口103内填充金属材料时，在所述缺口处无法形成金属扩散层和籽晶层，因此形成的金属扩散层质量较差，籽晶层的生长不连续，这样会影响金属体层的生长，使得开口103内填充的金属层中出现孔洞(void)，从而造成半导体结构的性能低下，例如，半导体结构出现电迁移问题，良率下降等。
由前述分析可知，若能解决介质层101与硬掩膜层102接触处的碳原子浓度减小的问题，则能有效的避免底切现象104的产生，提高半导体结构的性能。
为此本发明提供一种半导体结构的形成方法，在含碳介质层表面形成富碳保护层，且富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度。由于富碳保护层材料中碳原子浓度较大，当在富碳保护层表面形成硬掩膜层时，尽管形成硬掩膜层的工艺过程消耗了富碳保护层中部分含量的碳原子，富碳保护层材料中剩余的碳原子含量仍然较多，避免碳原子含量过少而造成的底切现象；并且，由于富碳保护层的存在，含碳介质层材料中的碳原子浓度几乎保持不变，防止含碳介质层中底切现象的产生，进而防止硬掩膜层脱落，提高填充满开口的金属层的质量，提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12为本发明另一实施例半导体结构形成过程的结构示意图。
请参考图2，提供衬底200；在所述衬底200表面形成刻蚀停止层201。
所述衬底200的材料为单晶硅、多晶硅、非晶硅中的一种，所述衬底200的材料也可以为硅锗化合物或绝缘体上硅(SOI，Silicon On Insulator)，所述衬底200的材料还可以为锗、锗化硅或砷化镓。
所述衬底200中可以形成有器件，如MOS晶体管。在所述衬底200内还可以形成有金属布线层，所述金属布线层用于与待形成的金属层相连，也可用于后续形成的金属层与外部或其他金属层的电连接。
本实施例中，所述衬底200为硅衬底。
所述刻蚀停止层201的作用为：后续形成开口的刻蚀工艺对刻蚀停止层201的刻蚀速率远小于对含碳介质层的刻蚀速率，避免对衬底200造成过刻蚀；并且，所述刻蚀停止层201还具有保护衬底200内器件的作用。
所述刻蚀停止层201的材料为氮化硅、掺碳氮化硅、掺碳氮氧化硅中的一种或几种。
请继续参考图2，在所述刻蚀停止层201表面形成含碳介质层202。
所述含碳介质层202的材料为低k介质材料(低k介质材料指相对介电常数大于等于2.5、小于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.5的介质材料)。采用低k介质材料或超低k介质材料作为含碳介质层202的材料，可以有效的降低半导体结构的RC延迟。
所述低k介质材料或超低k介质材料多为含有甲基团的多孔材料。在一具体的实施例中，所述低k介质材料或超低k介质材料为掺氟玻璃或掺碳玻璃。
本实施例中，所述含碳介质层202的材料为超低k介质材料，所述超低k介质材料为多孔的SiCOH，含碳介质层202的厚度为1000埃至8000埃。
采用化学气相沉积工艺或旋转涂布(spin on coating)工艺形成所述含碳介质层202。
后续会在含碳介质层202和刻蚀停止层201内形成开口，所述开口可以为双大马士革开口，也可以为单大马士革开口；双大马士革开口由沟槽和位于沟槽底部的通孔构成，形成双大马士革开口的工艺过程中既可以先形成通孔后形成沟槽，也可以先形成沟槽后形成通孔。
本实施例以形成的开口为双大马士革开口，且先形成通孔后形成沟槽为例作示范性说明。在本发明其他实施例中，也可以先形成沟槽后形成通孔，从而在含碳介质层内形成开口。
请参考图3，在所述含碳介质层202表面形成富碳保护层203，且富碳保护层203材料中碳原子浓度大于含碳介质层202材料中碳原子浓度。
形成富碳保护层203的原因主要有以下两点：
首先，本实施例在形成硬掩膜层之前，在含碳介质层202表面形成富碳保护层203，且富碳保护层203材料中碳原子浓度大于含碳介质层202材料中碳原子浓度，当后续形成硬掩膜层时，形成硬掩膜层的工艺过程消耗富碳保护层203材料中部分含量的碳原子，但是由于富碳保护层203材料中的碳原子含量较高，因此在形成硬掩膜层之后富碳保护层203材料中碳原子依然具有较高的含量；在后续的湿法刻蚀工艺中，由于富碳保护层203材料中碳原子含量大，使得刻蚀液体对富碳保护层203的刻蚀速率极小，有效的避免富碳保护层203与硬掩膜层接触处产生底切现象。
其次，由于富碳保护层203的存在，后续在形成硬掩膜层时，形成硬掩膜层的工艺过程仅会消耗富碳保护层203材料中的碳原子，而含碳介质层202材料中的碳原子含量保持不变；且即使形成硬掩膜层的工艺过程会消耗含碳介质层202材料中的碳原子，所述消耗的碳原子含量几乎可以忽略不计；因此，在后续的湿法刻蚀工艺中，刻蚀液体对含碳介质层202的刻蚀速率极小，从而防止含碳介质层202与富碳保护层203接触处产生底切现象。
而现有技术中，为了减小含碳介质层的相对介电常数，低k材料或超低k材料多为多孔疏松的材料，因此含碳介质层的材料性能容易受到破坏；现有技术直接在含碳介质层表面形成硬掩膜层，形成硬掩膜层的工艺过程容易造成含碳介质层材料中的碳键断裂，使得含碳介质层与硬掩膜层接触处的碳原子损失；例如，形成的硬掩膜层的材料包含氧化硅时，形成氧化硅过程中的氧源气体会与断裂的碳键重新组合形成CO2气体，使得含碳介质层与硬掩膜层接触处的碳原子浓度减少，导致含碳介质层与硬掩膜层接触处产生底切现象，造成硬掩膜层容易脱落，并且后续形成的金属层质量差。
考虑到形成富碳保护层203后，富碳保护层203对半导体结构的RC延迟的影响要非常的小，因此富碳保护层203材料的相对介电常数要求比较小。为此，本实施例中形成富碳保护层203的方法为：采用含碳气体束轰击含碳介质层202，形成富碳保护层203。
所述含碳气体束轰击含碳介质层202的工艺为等离子处理。作为一个具体实施例，所述等离子处理的工艺参数为：含碳气体流量为200sccm至2000sccm，载气流量为200sccm至2000sccm，腔室温度为300至400度，腔室压力为2至10托，射频功率为500至1500瓦。
所述含碳气体为CH4、C2H2、C2H6、C2H4、C3H6或C3H8；所述载气为Ar或He。
调整等离子处理工艺的工艺参数，能够调整形成的富碳保护层203的厚度。
在本发明其他实施例中，还可以采用离子注入工艺，在含碳介质层表面形成富碳保护层。
由于富碳保护层203是在含碳介质层202的基础上形成的，通过使一定厚度的含碳介质层202材料中碳原子浓度增加，将所述一定厚度的含碳介质层202转化为富碳保护层203。因此与含碳介质层202相比，富碳保护层203材料的相对介电常数变化较小，对半导体结构的RC延迟影响较小。
所述一定厚度可根据实际工艺需求确定，并且通过控制形成富碳保护层203的工艺参数，能够控制形成的富碳保护层203的厚度。
请参考图4，在所述富碳保护层203表面形成硬掩膜层。
与富碳保护层203相接触的硬掩膜层的工艺反应原材料包括氧成分。
所述硬掩膜层为单层结构或叠层结构。所述硬掩膜层为单层结构时，硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅；所述硬掩膜层为叠层结构时，硬掩膜层为第一硬掩膜层和第二硬掩膜层的叠层结构，第一硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅，第二硬掩膜层的材料为金属材料，例如，金属材料为TiN、TaN或WN。
随着半导体结构尺寸的不断缩小，金属材料作为硬掩膜层的材料时，硬掩膜层与含碳介质层之间具有很高的刻蚀选择比；因此，要形成一定高度的沟槽或通孔，需要的金属材料的硬掩膜层厚度比较小，能够有效避免硬掩膜层坍塌问题，且由于金属材料的硬掩膜层具有高刻蚀选择比的特性，能够非常精确的控制后续形成的开口形貌。
为了优化后续形成开口的形貌，本实施例的硬掩膜层为第一硬掩膜层204和第二硬掩膜层205的叠层结构，其中，第二硬掩膜层205的材料为金属材料。
本实施例中，第一硬掩膜层204的材料为含碳氧化硅，采用含碳氧化硅作为第一硬掩膜层204的材料的好处在于：一方面，第一硬掩膜层204与富碳保护层203的材料晶格常数差别相对较小，能够防止由于晶格常数相差较大出现的应力问题，避免富碳保护层203由于应力作用而出现变形，并且防止形成第二硬掩膜层205的工艺对富碳保护层203造成损伤；另一方面，第一硬掩膜层204还可以作为中间粘附层，提高富碳保护层203与第二硬掩膜层205之间的粘附性。
特别的，在本实施例中，采用特殊的工艺形成所述第一硬掩膜层204，使得第一硬掩膜层204还具有增大后续填充开口的工艺窗口，且使形成金属层具有平滑过渡侧壁表面。
具体的，在沿衬底200指向第一硬掩膜层204的垂直延伸方向上(即，图4中z轴方向上，垂直于衬底200表面、且从衬底200指向第一硬掩膜层204的方向上)，第一硬掩膜层204的材料中碳原子含量与氧原子含量比值越来越小，即碳原子浓度递减；后续在对第一硬掩膜层204进行湿法刻蚀时，在沿z轴方向上，由于碳原子浓度越来越小，湿法刻蚀工艺对第一硬掩膜层204的刻蚀速率越来越大；当湿法刻蚀工艺完成后，能够使第一硬掩膜层204具有倾斜的侧壁，且倾斜的侧壁与后续形成的开口底部表面之间的夹角为钝角，从而增大填充开口的工艺窗口，且使形成的金属层侧壁平滑过渡，提高形成金属层的质量。
与富碳保护层203相接触的硬掩膜层为第一硬掩膜层204，第一硬掩膜层204的工艺反应原材料包括氧成分，其中，氧成分为氧源气体。
具体的，形成第一硬掩膜层204的工艺中的反应原材料包括含碳硅源和氧源气体，且为了使在沿z方向碳原子浓度越来越小，在形成第一硬掩膜层204的工艺中，含碳硅源和氧源气体流量比值递减。
作为一个实施例，所述递减方式为线性递减、抛物线式递减或指数函数式递减。
本实施例中，采用等离子体化学气相沉积工艺形成第一硬掩膜层204，等离子体化学气相沉积工艺的工艺参数为：含碳硅源流量为100sccm至2000sccm或者2g/m至10g/m，并且按照10sccm/min至100sccm/min或者0.2g/min至0.5g/min逐渐递减，氧源气体流量为50sccm至1000sccm，并且按照5sccm/min至50sccm/min逐渐递增，反应气体还包括He，He流量为50sccm至1000sccm，沉积腔室压强为1托至10托，沉积腔室射频功率为100瓦至1000瓦，沉积腔室温度为250度至400度。所述含碳硅源为甲基二乙氧基硅烷((CH3CH2O)2HCH3Si，DEMS)、八甲基环四硅氧烷(C8H24O4Si4)或正硅酸乙酯(C8H20O4Si，TEOS)；所述氧源气体为氧气。
本实施例中，所述第一硬掩膜层204的厚度为100埃至500埃；第二硬掩膜层204的厚度为100埃至500埃。
需要说明的是，由于第一硬掩膜层204与富碳保护层203直接接触，在形成第一硬掩膜层204的工艺过程中，氧气与富碳保护层203材料中部分含量的碳原子发生反应，富碳保护层203材料中的碳原子含量减少；然而由于富碳保护层203材料中碳原子浓度较大，在消耗了部分碳原子后，富碳保护层203材料中的碳原子含量仍然较大，后续湿法刻蚀工艺刻蚀富碳保护层203的刻蚀速率小，防止富碳保护层203内底切问题的产生；且在形成硬掩膜层后，含碳介质层202材料中碳原子浓度基本保持不变，从而防止含碳介质层202内出现底切问题。
请参考图5，在所述第二硬掩膜层205内形成第一开口206，所述第一开口206底部暴露出第一硬掩膜层204表面。
所述第一开口206的形成工艺为：在所述第二硬掩膜层205表面形成第一光刻胶层，对所述第一光刻胶层进行光刻工艺(包括曝光、显影等)，形成位于第一光刻胶层中的第三开口，所述第三开口定义出后续形成的第一开口206的位置及大小，沿所述第三开口刻蚀第二硬掩膜层205，刻蚀终止于暴露出第一硬掩膜层204，即在第二硬掩膜层205中形成第一开口206；去除光刻胶层。
在形成第一开口206后，即形成了图形化的硬掩膜层，所述第一开口206定义出后续形成沟槽的位置及宽度。
请参考图6，在所述第二硬掩膜层205表面以及第一硬掩膜层204表面形成具有第二开口207的第二光刻胶层208，所述第二开口207宽度小于第一开口206(请参考图5)宽度，且第二开口207底部暴露出第一硬掩膜层204表面。
所述第二开口207的位置和宽度定义出后续形成通孔的位置和宽度。
请参考图7，以所述第二光刻胶层208(请参考图6)为掩膜，刻蚀第一硬掩膜层204、富碳保护层203以及部分厚度的含碳介质层202，形成通孔(未标示)。
具体的，采用干法刻蚀工艺沿所述第二开口207(请参考图6)依次刻蚀第一硬掩膜层204、富碳保护层203以及部分厚度的含碳介质层202，刻蚀工艺完成后，去除第二光刻胶层208。
去除第二光刻胶层208的工艺为灰化工艺或湿法清洗工艺。
请参考图8，以所述第二硬掩膜层205为掩膜，刻蚀第一硬掩膜层204、富碳保护层203以及部分厚度的含碳介质层202，直至暴露出衬底200表面，在含碳介质层202内形成开口209。
采用干法刻蚀工艺刻蚀第一硬掩膜层204、富碳保护层203以及部分厚度的含碳介质层202。
所述开口209由沟槽(未标示)以及位于沟槽(未标示)底部的通孔构成。
请参考图9，回刻蚀去除部分宽度的第二硬掩膜层205，暴露出第二硬掩膜层205侧壁与开口侧壁之间的第一硬掩膜层204表面。
所述回刻蚀工艺需满足：对第二硬掩膜层205的刻蚀速率大，而对第一硬掩膜层204的刻蚀速率小的要求，从而防止回刻蚀工艺对第一硬掩膜层204。
本实施例中，采用干法刻蚀工艺，回刻蚀去除部分宽度的第二硬掩膜层205，具体的，回刻蚀去除部分宽度的第二硬掩膜层205的工艺步骤包括：形成填充满所述开口209的第三光刻胶层，且所述第三光刻胶层还覆盖于第二硬掩膜层205表面，所述第三光刻胶层具有第三开口，第三开口暴露出部分第二硬掩膜层205表面，且所述第三开口靠近开口209的侧壁与开口209侧壁在同一平面上；以所述第三光刻胶层为掩膜层，刻蚀去除暴露出的第二硬掩膜层205，以暴露出第一硬掩膜层204表面；去除所述第三光刻胶层，刻蚀去除部分宽度的第二硬掩膜层205的宽度、与第三开口的宽度一致。
在本发明其他实施例中，还可以采用湿法刻蚀工艺，回刻蚀去除部分宽度的第二硬掩膜层，刻蚀工艺完成后，暴露出第二硬掩膜层侧壁与开口侧壁之间的第一硬掩膜层表面；并且，所述湿法刻蚀工艺对第一硬掩膜层、富碳氧化层以及含碳介质层的刻蚀速率很小。
由于回刻蚀去除了部分宽度的第二硬掩膜层205，后续在填充开口209形成金属层时，填充工艺的工艺窗口增大了，工艺窗口的增大能够提高形成的金属层的质量，避免金属层中孔洞的产生。
请参考图10，对所述暴露出的第一硬掩膜层204进行湿法刻蚀，刻蚀后第一硬掩膜层204侧壁与开口209底部表面之间的夹角为钝角。
由于本实施例采用了特殊的工艺形成第一硬掩膜层204，在沿第一硬掩膜层204指向衬底200的垂直延伸方向上，第一硬掩膜层204材料中碳原子浓度逐渐增大，由于待刻蚀层材料中碳原子浓度越大，湿法刻蚀工艺对待刻蚀层的刻蚀速率越小，因此，在沿第一硬掩膜层204指向衬底200的垂直延伸方向上，湿法刻蚀工艺对第一硬掩膜层204的刻蚀速率逐渐减小；当湿法刻蚀工艺完成后，第一硬掩膜层204的侧壁呈现倾斜的表面，且第一硬掩膜层204侧壁与开口209底部表面之间的夹角为钝角。
本实施例中，回刻蚀去除了部分宽度的第二硬掩膜层204之后，后续填充开口209的工艺窗口增加了；并且，由于第一硬掩膜层204侧壁呈现倾斜表面，避免第二硬掩膜层205与第一硬掩膜层204之间的尖锐直角的问题，同时避免了第一硬掩膜层204与开口209之间的尖锐直角的问题，后续填充开口209形成的金属层具有平滑过渡侧壁表面，避免金属层在尖锐直角处发生材料堆积的问题，从而进一步有效防止在金属层内出现孔洞，进一步提高形成的金属层的质量。
作为一个具体实施例，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为300:1至700:1。
在采用湿法刻蚀工艺刻蚀第一硬掩膜层204时，由于富碳保护层203的存在，能够防止在含碳介质层202中出现底切现象，因此能进一步提高后续形成金属层的质量。
作为一个具体实施例，所述夹角为100度至170度。
需要说明的是，在本发明其他实施例中，若在沿z轴方向上，第一硬掩膜层的材料中碳原子浓度相同，那么，采用湿法刻蚀工艺刻蚀第一硬掩膜层后，第一硬掩膜层的侧壁几乎与开口底部表面垂直。与现有技术相比，由于刻蚀去除了部分宽度的第一硬掩膜层和第二硬掩膜层，后续填充开口的工艺窗口仍然变大了，因此后续形成的金属层的质量仍将比现有技术形成的金属层的质量高。
请参考图11，形成填充满所述开口209(请参考图10)的金属层，所述金属层还覆盖于第二硬掩膜层205表面以及第一硬掩膜层204表面。
所述金属层可以为单层结构，也可以为多层结构。所述金属层为单层结构时，所述金属层包括填充满开口209且覆盖第一硬掩膜层和第二硬掩膜层的金属体层。
本发明实施例以所述金属层为多层结构作示范性说明。
所述金属层包括：位于开口209底部和侧壁且覆盖第一硬掩膜层204以及第二硬掩膜层205的阻挡层210、位于阻挡层210表面的籽晶层211和位于籽晶层211表面的金属体层212。
所述阻挡层210可以防止籽晶层211和金属体层212中的Cu向衬底200或含碳介质层202中扩散造成污染，提高半导体结构的性能；且阻挡层210可以为籽晶层211的形成提供良好的界面态，使得形成的籽晶层211与阻挡层210具有较高的粘附性。
所述阻挡层210的材料为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。所述阻挡层210可以为单层结构，也可以为多层结构。
所述阻挡层210的形成工艺可以为化学气相沉积、物理气相沉积或原子层沉积等工艺。
本实施例中，所述阻挡层210的材料为Ta，所述阻挡层210的厚度为10埃至500埃。采用物理气相沉积工艺形成所述阻挡层210。
所述籽晶层211作为后续金属体层212形成的电镀工艺中的阴极，为后续形成金属体层212作准备；所述籽晶层211也可以为后续形成金属体层212提供良好的界面态，有助于形成于籽晶层211紧密粘结的金属体层212，改善半导体结构的电迁移。
所述籽晶层211可以为单层结构，也可以为由晶粒直径不同的小晶粒层和大晶粒层构成的多层结构。选用多层结构时，小晶粒层在大晶粒层之下，可以提高籽晶层211与阻挡层210之间的粘附性。
所述籽晶层211的形成工艺为物理气相沉积或化学气相沉积。
本实施例中，所述籽晶层211的形成工艺为物理气相沉积，与所述阻挡层210在同一个物理气相沉积设备内完成，所述籽晶层211的厚度为10埃至200埃。
所述金属体层212的材料为Cu，所述金属体层212的形成工艺为物理气相沉积或电镀法。
本实施例中，采用电镀法形成所述金属体层212。
本实施例中，含碳介质层202与富碳保护层203之间、富碳保护层203与第一硬掩膜层203之间均未出现底切现象，因此形成的阻挡层210、籽晶层211以及金属体层212均具有较高的质量，提高了半导体结构的性能。
并且，由于形成金属层的工艺具有较大的工艺窗口，并且第一硬掩膜层204具有倾斜的侧壁，使得形成的金属层的侧壁平滑过渡，有利于进一步提高形成的金属层的质量，即形成的金属层致密度高、孔洞少，金属层中的金属离子扩散能力低，因此金属层的抗电迁移能力强，有利于提高半导体结构的性能。具体的，有利于提高半导体结构的击穿电压，以及提高半导体结构的抗时间相关介质击穿能力。
请参考图12，去除高于富碳保护层203顶部的金属层、第二硬掩膜层205以及第一硬掩膜层204。
本实施例中，采用化学机械抛光(CMP)工艺去除高于富碳保护层203顶部的金属层、第二硬掩膜层205以及第一硬掩膜层204。
后续可以在金属层表面形成金属帽层或介质帽层，阻挡金属层中的Cu扩散至不期望区域。
综上，本发明提供的技术方案具有以下优点：
首先，在含碳介质层表面形成富碳保护层，且富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；由于富碳保护层材料中碳原子浓度较高，形成硬掩膜层的工艺过程消耗部分碳原子后，富碳保护层材料中仍具有较高浓度的碳原子，防止由于碳原子浓度的减少而造成刻蚀速率的增加，从而避免富碳保护层中底切问题的产生；并且，由于富碳保护层的存在，形成硬掩膜层的工艺几乎不会对含碳介质层材料中碳原子造成消耗，从而避免了含碳介质层中出现底切问题。因此，本发明能有效的避免底切现象，防止硬掩膜层脱落，并且提高形成的金属层的质量，进而优化形成的半导体结构的性能，提高半导体结构的良率。
其次，采用等离子处理工艺，在含碳介质层表面形成富碳保护层，通过增加一定厚度的含碳介质层内碳原子浓度而形成富碳保护层；由于含碳介质层的材料为低k介质材料或超低k介质材料，那么形成的富碳保护层的材料依然具有相对较低的相对介电常数，使得形成的半导体结构的RC延迟较小。
再次，回刻蚀去除部分宽度的第二硬掩膜层，使得填充开口的工艺窗口增大，工艺窗口的增大有利于提高形成的金属层的质量，例如金属层中的孔洞减少、致密度增加。
最后，第一硬掩膜层的材料为含碳氧化硅，且形成第一硬掩膜层的工艺反应原材料中，含碳硅源和氧源气体流量比值逐渐减小，因此在沿衬底指向第一硬掩膜层的垂直延伸方向上，第一硬掩膜层材料中碳原子浓度逐渐减小；采用湿法刻蚀工艺刻蚀第一硬掩膜层时，第一硬掩膜层材料中碳原子浓度越小刻蚀速率越大，因此当刻蚀完成后，第一硬掩膜层具有倾斜的侧壁，且第一硬掩膜层侧壁与开口底部表面之间的夹角为钝角，使得形成的金属层侧壁表面具有平滑过渡期，避免由于尖锐直角的存在而造成的金属材料堆积问题，因此进一步的提高了形成的金属层的质量，从而进一步优化了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成含碳介质层；
在所述含碳介质层表面形成富碳保护层，且所述富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；
在所述富碳保护层表面形成图形化的硬掩膜层；
以所述图形化的硬掩膜层为掩膜，刻蚀富碳保护层以及含碳介质层形成开口，所述开口底部暴露出衬底表面；
形成填充满所述开口的金属层；
其中，形成与富碳保护层相接触的硬掩膜层的工艺的反应原材料包括氧成分；
所述硬掩膜层为第一硬掩膜层和第二硬掩膜层的叠层结构；
所述图形化的硬掩膜层的形成步骤包括：依次在所述富碳保护层表面形成第一硬掩膜层和第二硬掩膜层；在所述第二硬掩膜层内形成第一开口，所述第一开口底部暴露出第一硬掩膜层表面
形成所述开口的工艺步骤包括：在所述第二硬掩膜层表面以及第一硬掩膜层表面形成具有第二开口的光刻胶层，所述第二开口宽度小于第一开口宽度，且第二开口底部暴露出第一硬掩膜层表面；以所述光刻胶层为掩膜，刻蚀去除第一硬掩膜层、富碳保护层以及部分厚度的含碳介质层，形成通孔；去除所述光刻胶层；以所述第二硬掩膜层为掩膜，刻蚀去除第一硬掩膜层、富碳保护层以及部分厚度的含碳介质层，在含碳介质层内形成开口，所述开口底部暴露出衬底表面；
在形成所述开口之后，还包括步骤：回刻蚀去除部分宽度的第二硬掩膜层，暴露出第二硬掩膜层侧壁与开口侧壁之间的第一硬掩膜层表面。
2.如权利要求1所述半导体结构的形成方法，其特征在于，采用含碳气体束轰击所述含碳介质层表面，形成富碳保护层。
3.如权利要求2所述半导体结构的形成方法，其特征在于，所述含碳气体束轰击含碳介质层表面的工艺为等离子处理。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述等离子处理的工艺参数为：含碳气体流量为200sccm至2000sccm，载气流量为200sccm至2000sccm，腔室温度为300至400度，腔室压力为2至10托，射频功率为500至1500瓦。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述含碳气体为CH4、C2H2、C2H6、C2H4、C3H6或C3H8；所述载气为Ar或He。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述含碳介质层的材料为低k介质材料或超低k介质材料。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅；所述第二硬掩膜层的材料为TiN、TaN或WN。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述回刻蚀工艺为干法刻蚀或湿法刻蚀。
9.如权利要求1所述半导体结构的形成方法，其特征在于，对所述暴露出的第一硬掩膜层进行湿法刻蚀，刻蚀后的第一硬掩膜层侧壁与开口底部表面之间的夹角为钝角。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
11.如权利要求9所述半导体结构的形成方法，其特征在于，所述第一硬掩膜层的材料为含碳氧化硅，且在沿衬底指向第一硬掩膜层的垂直延伸方向上，第一硬掩膜层的材料中碳原子浓度递减。
12.如权利要求11所述半导体结构的形成方法，其特征在于，形成所述第一硬掩膜层的工艺中的反应原材料包括含碳硅源和氧源气体，且含碳硅源和氧源气体流量比值递减。
13.如权利要求12所述半导体结构的形成方法，其特征在于，采用等离子体化学气相沉积工艺形成所述第一硬掩膜层，等离子体化学气相沉积工艺的工艺参数为：含碳硅源流量为100sccm至2000sccm或者2g/m至10g/m，并且按照10sccm/min至100sccm/min或者0.2g/min至0.5g/min逐渐递减，氧源气体流量为50sccm至1000sccm，并且按照5sccm/min至50sccm/min逐渐递增，反应气体还包括He，He流量为50sccm至1000sccm，沉积腔室压强为1托至10托，沉积腔室射频功率为100瓦至1000瓦，沉积腔室温度为250度至400度。
14.如权利要求12所述半导体结构的形成方法，其特征在于，所述含碳硅源为甲基二乙氧基硅烷、八甲基环四硅氧烷或正硅酸乙酯；所述氧源气体为氧气。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410195991.3A CN105097657B (zh) | 2014-05-09 | 2014-05-09 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410195991.3A CN105097657B (zh) | 2014-05-09 | 2014-05-09 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105097657A CN105097657A (zh) | 2015-11-25 |
| CN105097657B true CN105097657B (zh) | 2018-06-29 |
Family
ID=54577788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410195991.3A Active CN105097657B (zh) | 2014-05-09 | 2014-05-09 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105097657B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105304554B (zh) * | 2014-07-28 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
| US9793409B2 (en) | 2016-01-14 | 2017-10-17 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor array panel |
| US9576984B1 (en) * | 2016-01-14 | 2017-02-21 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor array panel and conducting structure |
| US10658296B2 (en) * | 2016-09-30 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dielectric film for semiconductor fabrication |
| CN109309043B (zh) * | 2017-07-27 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111446204B (zh) * | 2019-01-17 | 2024-02-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110660664B (zh) * | 2019-09-25 | 2022-05-17 | 长江存储科技有限责任公司 | 一种半导体结构及其制作方法 |
| CN113764337B (zh) * | 2021-11-09 | 2022-02-22 | 绍兴中芯集成电路制造股份有限公司 | 导电插塞的制造方法及半导体结构 |
| CN115084030B (zh) * | 2022-07-19 | 2022-11-18 | 合肥晶合集成电路股份有限公司 | 一种高压器件的形成方法及高压器件 |
| CN115775768B (zh) * | 2023-02-13 | 2023-07-04 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885504A (zh) * | 2005-06-24 | 2006-12-27 | 联华电子股份有限公司 | 金属镶嵌用的堆栈结构、其形成方法及金属镶嵌方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756321B2 (en) * | 2002-10-05 | 2004-06-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant |
| JP2010171081A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2014
- 2014-05-09 CN CN201410195991.3A patent/CN105097657B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885504A (zh) * | 2005-06-24 | 2006-12-27 | 联华电子股份有限公司 | 金属镶嵌用的堆栈结构、其形成方法及金属镶嵌方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105097657A (zh) | 2015-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |