CN110660664B - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。本发明可以扩大预期的CD工艺窗口，精准地控制目标CD，并有利于降低硬掩膜层薄膜厚度，降低硬掩膜开口轮廓变形，从而降低图形失真度，提升DVC性能。
Description
技术领域
本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。
背景技术
在三维(3D)技术中，沟道孔(英文：channel hole)的制作是一道关键工艺。要获得高精度的关键尺寸(英文全称：Critical Dimension，简称CD)，才能降低失真度，提高DVC性能(失真度的一个指标，英文全称：Dark Voltage Contract)。目前提供常规的硬掩膜(英文全称：Hard Mask，简称HM)薄膜和进一步的微调蚀刻工艺来获得预期的沟道关键尺寸。
然而，刻蚀工具容易遭受不同的射频小时(RF hour)，以致得到不同的CD结果，这种偏移(短MWBC(英文全称：mean wafers between cleans))问题将影响后续工艺的综合裕度(英文：integrated margin)。
因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中硬掩膜开口的关键尺寸工艺窗口较小，不利于精准控制硬掩膜开口的关键尺寸以达到目标关键尺寸，进而导致图形失真度较大、DVC性能降低的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：
提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；
形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；
以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。
可选地，采用相同的刻蚀条件形成所述开口，所述开口的宽度在厚度方向上呈梯度变化。
可选地，所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。
可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口至少有一段的宽度自上而下梯度减小。
可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。
可选地，沉积温度较高的所述硬掩膜层的致密度高于沉积温度较低的所述硬掩膜层的致密度。
可选地，所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述上层硬掩膜层的致密度高于所述下层硬掩膜层及所述中层硬掩膜层的致密度。
可选地，所述下层硬掩膜层包括至少两层采用不同沉积温度的所述硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层所述硬掩膜层。
可选地，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分采用相同的刻蚀条件；所述开口位于所述下层硬掩膜层中的部分至少有两段采用不同的刻蚀条件。
可选地，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分的宽度在厚度方向上自上而下逐步扩大，所述开口位于所述下层硬掩膜层中的部分至少分为两段，其中，至少有一段的宽度自上而下梯度增加，且最下面一段具有垂直侧壁。
可选地，所述凹陷结构包括沟道孔。
可选地，所述沟道孔具有垂直侧壁。
可选地，所述硬掩膜层的材质包括无定形碳、SiN及SiO2中的任意一种。
可选地，所述衬底包括Si层、SiO2层及SiN层中的至少一种。
可选地，在形成所述开口之后，测量所述开口的底端关键尺寸，并将测量得到的所述关键尺寸值及对应的所述开口的刻蚀条件存储至存储介质中，以建立硬掩膜薄膜质量与关键尺寸关联关系的数据库。
可选地，当所述关键尺寸与目标关键尺寸相同时，在下一组所述半导体结构的制作过程中采用对应的刻蚀条件形成所述开口；当所述关键尺寸与目标关键尺寸不同时，在下一批所述半导体结构的制作过程中调整所述开口的刻蚀条件，以使所述开口的底端关键尺寸更接近目标关键尺寸。
本发明还提供一种半导体结构，所述半导体结构是采用如上任意一项所述的制作方法制作得到。
如上所述，本发明的的半导体结构的制作方法利用不同的制程温度可以形成不同薄膜的性质，由下至上升温或降温，以至形成渐变的薄膜，以达到梯度硬掩膜薄膜质量，再藉由相同刻蚀条件，可得到预期的关键尺寸(凹陷部的顶部关键尺寸)结果，进一步改善Si关键尺寸并降低失真度。通过梯度硬掩膜薄膜质量，可以扩大预期的CD工艺窗口。本发明还可以利用梯度硬掩膜薄膜质量的差异，以及建立起薄膜质量与CD关联关系的数据库，即提出薄膜质量先进工艺控制(英文全称：Advanced Process Control，简称APC)系统来反馈不同的硬掩膜开口(英文全称：Hard Mask Open，简称HMO)刻蚀条件，以精准地控制目标CD，最终降低失真度，提升DVC性能。也就是通过APC系统反馈，可以精准地控制HMO刻蚀条件以达到CD目标。本发明还利用多硬掩膜薄膜质量设计，在上层高质量高致密度薄膜条件下，减少硬掩膜轮廓变形，使得硬掩膜薄膜消耗减少，有利于进一步降低硬掩膜薄膜厚度，也大大降低轮廓变形，之后利用下层可调节的薄膜质量来决定CD尺寸，最终降低图形失真度并提高DVC性能。也就是利用上下不同的薄膜特性，可以减少薄膜厚度，减少轮廓变形，并同时兼顾较低的失真度及良好的DVC性能。
附图说明
图1显示为一种示例半导体结构的制作方法形成硬掩膜层于衬底上的示意图。
图2显示为一种示例半导体结构的制作方法形成开口于硬掩膜层中的示意图。
图3显示为一种示例半导体结构的制作方法形成凹陷结构于衬底中的示意图。
图4显示为本发明的半导体结构的制作方法的工艺流程图。
图5显示为本发明的半导体结构的制作方法于实施例一中形成硬掩膜叠层于衬底上的示意图。
图6显示为图5中所示硬掩膜叠层的放大图。
图7显示为本发明的半导体结构的制作方法于实施例一中形成开口于硬掩膜叠层中的示意图。
图8显示为本发明的半导体结构的制作方法于实施例一中以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中的示意图。
图9显示为本发明的半导体结构的制作方法于实施例一中去除硬掩膜叠层的示意图。
图10显示为本发明的半导体结构的制作方法于实施例二中形成硬掩膜叠层于衬底上的示意图。
图11显示为图10中所示硬掩膜叠层的放大图。
图12显示为本发明的半导体结构的制作方法于实施例二中形成开口于硬掩膜叠层中的示意图。
图13显示为本发明的半导体结构的制作方法于实施例二中以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中的示意图。
图14显示为本发明的半导体结构的制作方法于实施例二中去除硬掩膜叠层的示意图。
图15显示为硬掩膜致密度、硬掩膜开口关键尺寸与硬掩膜沉积温度的相关结果图。
图16显示为本发明的半导体结构的制作方法于实施例三中的的工艺流程图。
图17显示为本发明的半导体结构的制作方法于实施例三中采用硬掩膜开口刻蚀程式一所获结构的示意图。
图18显示为本发明的半导体结构的制作方法于实施例三中采用硬掩膜开口刻蚀程式二所获结构的示意图。
图19显示为本发明的半导体结构的制作方法于实施例三中采用硬掩膜开口刻蚀程式三所获结构的示意图。
图20显示为本发明的半导体结构的制作方法于实施例四中形成硬掩膜叠层、硬掩膜开口及凹陷结构的示意图。
元件标号说明
101、201、301、401、501 衬底
102、402a、402b、402c、402d、402e、402f 硬掩膜层
202、302、402、502 硬掩膜叠层
103、203、303、403、503 开口
104、204、304、404、504 凹陷区域
502a 下层硬掩膜层
502b 中层硬掩膜层
502c 上层硬掩膜层
D1、D2、D3、CD、CD(A)、CD(B)、CD(C) 关键尺寸
S1、S2、S3 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局。
如图1所示，显示为一种示例半导体结构的制作方法形成硬掩膜层102于衬底101上的示意图，其中，所述衬底101中可包含多层薄膜，例如Si层、SiO2层及SiN层中的至少一种，所述硬掩膜层102采用均一的材料，例如致密度各处基本一致。
如图2所示，显示为形成开口103于所述硬掩膜层102中的示意图。
如图3所示，显示为以具有所述开口103的所述硬掩膜层102为掩膜对所述衬底101进行刻蚀，形成凹陷结构104于所述衬底101中的示意图，其中，所述凹陷结构104包括但不限于凹槽、通孔等，本实施例中，所述凹陷结构104以沟道孔为例。
其中，图3中示出了所述凹陷结构104的关键尺寸D1。由于所述硬掩膜层102采用均一的材料，当所述开口103较小时，所述凹陷结构的关键尺寸也相应变小，从而导致严重的失真，需要重新开始下一组晶圆(lot)的制程，并需要更多的调试晶圆(tuning wafer)来扩大关键尺寸及微调轮廓。
因此，本发明利用薄膜质量梯度变化的硬掩膜层，并通过预设刻蚀程式精准控制得到预期的关键尺寸，从而扩大工艺窗口，降低失真度，改善器件性能。
实施例一
本实施例中提供一种半导体结构的制作方法，请参阅图4，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；
S2：形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；
S3：以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。
首先请参阅图5，执行步骤S1：提供一衬底201，形成厚度方向上沉积温度梯度变化的硬掩膜叠层202于所述衬底上。
具体的，所述衬底201可为单层材料或多层材料，例如包括Si层、SiO2层及SiN层中的至少一种。本实施例中，所述衬底201中包括在厚度方向上交替堆叠的两种材料层。
具体的，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度。本实施例中，所述硬掩膜叠层202在厚度方向上的沉积温度自下而上依次降低。
作为示例，所述硬掩膜层的材质包括但不限于无定形碳、SiN及SiO2中的任意一种。
作为示例，请参阅图6，显示为所述硬掩膜层202的放大图，包括六层沉积温度不同的硬掩膜层，且自下而上各个所述硬掩膜层的沉积温度依次在基准(BSL)温度上增加10℃、8℃、6℃、4℃、2℃、0℃。所述基准温度可以根据需要进行设定。
需要指出的是，在本实施例中，所述硬掩膜层202包括六层沉积温度不同的硬掩膜层，且相邻两层所述硬掩膜层的沉积温度的变化幅度为2℃，然而在其它实施例中，所述硬掩膜层202也可以包括其它数目的沉积温度不同的硬掩膜层，相邻两层所述硬掩膜层的沉积温度的变化幅度也可以为其它值，此处不应过分限制本发明的保护范围。
接着请参阅图7，执行步骤S2：采用干法或湿法刻蚀形成开口203于所述硬掩膜叠层202中，所述开口203暴露出所述衬底201上表面，且所述开口203的顶端尺寸与底端尺寸不同。
具体的，由于所述硬掩膜叠层202在厚度方向上的沉积温度自下而上依次降低，而沉积温度越高，薄膜越致密，沉积温度越低，薄膜越疏松，因此所述硬掩膜叠层202在厚度方向上的质量也呈梯度变化，其中下层薄膜的致密度更高，上层薄膜的致密度更低。而在相同的刻蚀条件下，致密度更高的薄膜消耗更少，致密度较低的薄膜消耗更多。本实施例中采用相同的刻蚀条件刻蚀所述硬掩膜叠层202中的各层硬掩膜层，因此，最终所述开口203的宽度自上而下梯度减小，呈倒梯形。
再请参阅图8，执行步骤S3：以具有所述开口203的所述硬掩膜叠层202为掩膜，刻蚀形成凹陷结构204于所述衬底201中。
具体的，所述凹陷结构204包括但不限于凹槽或通孔，本实施例中，所述凹陷结构204以沟道孔为例，其具有垂直侧壁，即顶端与底端的关键尺寸一致，均为D2。
进一步请参阅图9，显示为去除所述硬掩膜叠层之后所呈现的结构示意图。
本实施例的半导体结构的制作方法利用不同的制程温度可以形成不同薄膜的性质，由下至上降温，以至形成渐变的硬掩膜薄膜，以达到梯度硬掩膜薄膜质量，再藉由相同刻蚀条件，可得到预期的关键尺寸(开口底端关键尺寸/凹陷部的顶部关键尺寸)结果，进一步改善衬底中凹陷结构关键尺寸并降低失真度。
本实施例的半导体结构的制作方法适用于需要缩小关键尺寸的情形，当硬掩膜开口所对应的光刻图形的关键尺寸大于预期关键尺寸时，通过本实施例的半导体结构的制作方法可以缩小硬掩膜叠层开口的底端关键尺寸，进而获得具有目标关键尺寸的凹陷结构。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一种，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口的宽度自上而下梯度减小，而本实施例中，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。
请参阅图10，执行步骤S1：提供一衬底301，形成厚度方向上沉积温度梯度变化的硬掩膜叠层302于所述衬底上。
具体的，所述衬底301可为单层材料或多层材料，例如包括Si层、SiO2层及SiN层中的至少一种。本实施例中，所述衬底301中包括在厚度方向上交替堆叠的两种材料层。
具体的，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度。本实施例中，所述硬掩膜叠层302在厚度方向上的沉积温度自下而上依次升高。
作为示例，所述硬掩膜层的材质包括但不限于无定形碳、SiN及SiO2中的任意一种。
作为示例，请参阅图11，显示为所述硬掩膜层302的放大图，包括六层沉积温度不同的硬掩膜层，且自下而上各个所述硬掩膜层的沉积温度依次在基准(BSL)温度上降低10℃、8℃、6℃、4℃、2℃、0℃。所述基准温度可以根据需要进行设定。
需要指出的是，在本实施例中，所述硬掩膜层302包括六层沉积温度不同的硬掩膜层，且相邻两层所述硬掩膜层的沉积温度的变化幅度为2℃，然而在其它实施例中，所述硬掩膜层302也可以包括其它数目的沉积温度不同的硬掩膜层，相邻两层所述硬掩膜层的沉积温度的变化幅度也可以为其它值，此处不应过分限制本发明的保护范围。
接着请参阅图12，执行步骤S2：采用干法或湿法刻蚀形成开口303于所述硬掩膜叠层302中，所述开口303暴露出所述衬底301上表面，且所述开口303的顶端尺寸与底端尺寸不同。
具体的，由于所述硬掩膜叠层302在厚度方向上的沉积温度自下而上依次升高，而沉积温度越高，薄膜越致密，沉积温度越低，薄膜越疏松，因此所述硬掩膜叠层302在厚度方向上的质量也呈梯度变化，其中上层薄膜的致密度更高，下层薄膜的致密度更低。而在相同的刻蚀条件下，致密度更高的薄膜消耗更少，致密度较低的薄膜消耗更多。本实施例中采用相同的刻蚀条件刻蚀所述硬掩膜叠层302中的各层硬掩膜层，因此，最终所述开口303的宽度自上而下梯度增大，呈梯形。
再请参阅图13，执行步骤S3：以具有所述开口303的所述硬掩膜叠层302为掩膜，刻蚀形成凹陷结构304于所述衬底301中。
具体的，所述凹陷结构304包括但不限于凹槽或通孔，本实施例中，所述凹陷结构304以沟道孔为例，其具有垂直侧壁，即顶端与底端的关键尺寸一致，均为D3。
进一步请参阅图14，显示为去除所述硬掩膜叠层之后所呈现的结构示意图。
本实施例的半导体结构的制作方法利用不同的制程温度可以形成不同薄膜的性质，由下至上升温，以至形成渐变的硬掩膜薄膜，以达到梯度硬掩膜薄膜质量，再藉由相同刻蚀条件，可得到预期的关键尺寸(开口底端关键尺寸/凹陷部的顶部关键尺寸)结果，进一步改善衬底中凹陷结构关键尺寸并降低失真度。
本实施例的半导体结构的制作方法适用于需要扩大关键尺寸的情形，当硬掩膜开口所对应的光刻图形的关键尺寸小于预期关键尺寸时，通过本实施例的半导体结构的制作方法可以扩大硬掩膜叠层开口的底端关键尺寸，进而获得具有目标关键尺寸的凹陷结构。也就是通过梯度硬掩膜薄膜质量，可以扩大预期的CD工艺窗口
实施例三
本实施例与实施例一或实施例二采用基本相同的技术方案，不同之处在于，实施例一与实施例二中均采用相同的刻蚀条件刻蚀所述硬掩膜叠层中的各层硬掩膜层，所述开口的宽度在厚度方向上呈梯度变化，而本实施例中，所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。
请参阅图15，显示为硬掩膜(HM)致密度、硬掩膜开口关键尺寸(CD)与硬掩膜沉积温度的相关结果图，其中DZ是指采用双区加热器(Dual Zone Heater)加热。由图可见，HM致密度与沉积温度呈负相关，HMO CD与沉积温度呈正相关。因此，可以通过不同的沉积温度形成具有梯度薄膜质量的硬掩膜叠层，并在第一阶段刻蚀中采用相同刻蚀的条件刻蚀所述硬掩膜叠层的一部分，直至达到目标CD(上段开口侧壁倾斜)，然后在第二阶段刻蚀中改变刻蚀条件以在剩余的硬掩膜叠层中维持该目标CD(下段开口侧壁垂直)。
请参阅图16，显示为本实施例的半导体结构的制作方法的工艺流程图，包括以下步骤：
(1)形成具有梯度质量的硬掩膜叠层；
(2)形成硬掩膜开口；
(3)测量硬掩膜开口CD，并采用APC系统反馈至形成硬掩膜开口的工艺步骤中；
需要指出的是，这里硬掩膜开口CD指的是其有效关键尺寸，即开口下端的关键尺寸；
(4)凹陷结构刻蚀；
(5)测量凹陷结构的顶端关键尺寸(Top CD)。
具体的，本实施例的半导体结构的制作方法在形成所述开口之后，进一步测量所述开口的底端关键尺寸，并将测量得到的所述关键尺寸值及对应的所述开口的刻蚀条件(例如第一阶段的刻蚀时间)存储至存储介质中，以建立硬掩膜薄膜质量与关键尺寸关联关系的数据库，并且根据需要在下一组半导体结构的制作过程中调整硬掩膜开口的刻蚀条件，例如当所述关键尺寸与目标关键尺寸相同时，在下一组所述半导体结构的制作过程中采用对应的刻蚀条件形成所述开口；当所述关键尺寸与目标关键尺寸不同时，在下一批所述半导体结构的制作过程中调整所述开口的刻蚀条件，以使所述开口的底端关键尺寸更接近目标关键尺寸。也就是通过薄膜质量APC系统反馈，精准地控制HMO刻蚀条件以达到目标关键尺寸。其中，APC系统主要通过对被控对象运行过程中产生的大量实时数据、历史数据进行数据挖掘与分析，建立系统运行模型，利用系统模型进行多变量实时优化控制。
请参阅图17至图19，分别显示在三种不同硬掩膜开口刻蚀程式下所获结构的示意图，其中，三种结构中硬掩膜叠层402的组成相同，均自上而下依次包括硬掩膜层402a、硬掩膜层402b、硬掩膜层402c、硬掩膜层402d、硬掩膜层402e、硬掩膜层402f。
作为示例，所述硬掩膜叠层402的沉积温度自下而上依次上升，薄膜致密度自下而上逐渐增大。在另一实施例中，所述硬掩膜叠层402的沉积温度也可自下而上依次下降，薄膜致密度自下而上逐渐减小，此处不应过分限制本发明的保护范围。
如图17所示，采用硬掩膜开口刻蚀程式一在硬掩膜叠层402中形成开口403，并利用具有所述开口403的所述硬掩膜叠层402对衬底401进行刻蚀，得到关键尺寸为CD(A)的凹陷结构404。其中，所述刻蚀程式一的第一刻蚀阶段停止在具有第一薄膜质量的所述硬掩膜层402d上表面。若所述关键尺寸为CD(A)相对于目标关键尺寸偏小，则在下一组半导体结构的制作过程中，延长第一阶段的刻蚀时间以扩大关键尺寸。
如图18所示，采用硬掩膜开口刻蚀程式二在硬掩膜叠层402中形成开口403，并利用具有所述开口403的所述硬掩膜叠层402对衬底401进行刻蚀，得到关键尺寸为CD(B)的凹陷结构404。其中，所述刻蚀程式二的第一刻蚀阶段停止在具有第二薄膜质量的所述硬掩膜层402e上表面。可见，通过APC系统反馈，再次获得的关键尺寸更接近目标关键尺寸。
若所述关键尺寸为CD(B)仍然相对于目标关键尺寸偏小，则在下一组半导体结构的制作过程中，继续延长第一阶段的刻蚀时间。
如图18所示，采用硬掩膜开口刻蚀程式三在硬掩膜叠层402中形成开口403，并利用具有所述开口403的所述硬掩膜叠层402对衬底401进行刻蚀，得到关键尺寸为CD(C)的凹陷结构404。其中，所述刻蚀程式三的第一刻蚀阶段停止在具有第三薄膜质量的所述硬掩膜层402f上表面。可见，通过APC系统反馈，再次获得的关键尺寸更接近目标关键尺寸。
若所述关键尺寸为CD(C)仍然相对于目标关键尺寸偏小，则在下一组半导体结构的制作过程中，继续延长第一阶段的刻蚀时间。依次类推，最终获得具有目标关键尺寸的凹陷结构。
本实施例的半导体结构的制作方法利用梯度硬掩膜薄膜质量的差异，以及建立起薄膜质量与CD关联关系的数据库，即提出APC系统来反馈不同的硬掩膜开口刻蚀条件，以精准地控制目标CD，最终降低失真度，提升DVC性能。也就是通过APC系统反馈，可以精准地控制HMO刻蚀条件以达到CD目标。
实施例四
本实施例与实施例二采用基本相同的技术方案，不同之处在于，实施例二中采用相同的刻蚀条件刻蚀所述硬掩膜叠层中的各层硬掩膜层，所述开口的宽度在厚度方向上呈梯度变化，而本实施例中，所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分采用相同的刻蚀条件；所述开口位于所述下层硬掩膜层中的部分至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。
请参阅图20，在硬掩膜叠层502中形成开口503，并利用具有所述开口503的所述硬掩膜叠层502对衬底501进行刻蚀，得到凹陷结构504。
具体的，所述硬掩膜叠层502自下而上依次包括下层硬掩膜层502a、中层硬掩膜层502b及上层硬掩膜层502c，所述上层硬掩膜层502c的致密度高于所述下层硬掩膜层502a及所述中层硬掩膜层502b的致密度。
作为示例，所述下层硬掩膜层包括至少两层采用不同沉积温度的硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层硬掩膜层。
作为示例，所述开口503位于所述上层硬掩膜层502c及所述中层硬掩膜层502b中的部分采用相同的刻蚀条件；所述开口503位于所述下层硬掩膜层502a中的部分至少有两段采用不同的刻蚀条件，使得所述开口503位于所述上层硬掩膜层502c及所述中层硬掩膜层502b中的部分的宽度在厚度方向上自上而下逐步扩大，所述开口位于所述下层硬掩膜层502a中的部分至少分为两段，其中，至少有一段的宽度自上而下梯度增加，且最下面一段具有垂直侧壁，其中这一段具有垂直侧壁的开口决定了所述凹陷结构504的关键尺寸CD。
本实施例的半导体结构的制作方法利用多硬掩膜薄膜质量设计，在上层高质量高致密度薄膜条件下，减少硬掩膜轮廓变形，使得硬掩膜薄膜消耗减少，有利于进一步降低硬掩膜薄膜厚度，也大大降低轮廓变形，之后利用下层可调节的薄膜质量来决定CD尺寸，最终降低图形失真度并提高DVC性能。也就是利用上下不同的薄膜特性，可以减少薄膜厚度，减少轮廓变形，并同时兼顾较低的失真度及良好的DVC性能。
实施例五
本实施例中提供一种半导体结构，所述半导体结构包括衬底及形成于所述衬底中的凹陷结构，例如沟道孔。所述半导体结构可采用实施例一至实施例五中任意一项所述的制作方法形成，从而具备良好的性能。
综上所述，本发明的的半导体结构的制作方法利用不同的制程温度可以形成不同薄膜的性质，由下至上升温或降温，以至形成渐变的薄膜，以达到梯度硬掩膜薄膜质量，再藉由相同刻蚀条件，可得到预期的关键尺寸(凹陷部的顶部关键尺寸)结果，进一步改善Si关键尺寸并降低失真度。通过梯度硬掩膜薄膜质量，可以扩大预期的CD工艺窗口。本发明还可以利用梯度硬掩膜薄膜质量的差异，以及建立起薄膜质量与CD关联关系的数据库，即提出薄膜质量先进工艺控制(英文全称：Advanced Process Control，简称APC)系统来反馈不同的硬掩膜开口(英文全称：Hard Mask Open，简称HMO)刻蚀条件，以精准地控制目标CD，最终降低失真度，提升DVC性能。也就是通过APC系统反馈，可以精准地控制HMO刻蚀条件以达到CD目标。本发明还利用多硬掩膜薄膜质量设计，在上层高质量高致密度薄膜条件下，减少硬掩膜轮廓变形，使得硬掩膜薄膜消耗减少，有利于进一步降低硬掩膜薄膜厚度，也大大降低轮廓变形，之后利用下层可调节的薄膜质量来决定CD尺寸，最终降低图形失真度并提高DVC性能。也就是利用上下不同的薄膜特性，可以减少薄膜厚度，减少轮廓变形，并同时兼顾较低的失真度及良好的DVC性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度以使所述硬掩膜叠层在厚度方向上的质量呈梯度变化，其中，沉积温度较高的所述硬掩膜层的致密度高于沉积温度较低的所述硬掩膜层的致密度；
形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；
以具有所述开口的所述硬掩膜叠层为掩膜，形成具有目标关键尺寸的凹陷结构于所述衬底中。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于：采用相同的刻蚀条件形成所述开口，所述开口的宽度在厚度方向上呈梯度变化。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口至少有一段的宽度自上而下梯度减小。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述上层硬掩膜层的致密度高于所述下层硬掩膜层及所述中层硬掩膜层的致密度。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于：所述下层硬掩膜层包括至少两层采用不同沉积温度的所述硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层所述硬掩膜层。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于：所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分采用相同的刻蚀条件；所述开口位于所述下层硬掩膜层中的部分至少有两段采用不同的刻蚀条件。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于：所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分的宽度在厚度方向上自上而下逐步扩大，所述开口位于所述下层硬掩膜层中的部分至少分为两段，其中，至少有一段的宽度自上而下梯度增加，且最下面一段具有垂直侧壁。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述凹陷结构包括沟道孔。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于：所述沟道孔具有垂直侧壁。
12.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜层的材质包括无定形碳、SiN及SiO2中的任意一种。
13.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述衬底包括Si层、SiO2层及SiN层中的至少一种。
14.根据权利要求1至13任意一项所述的半导体结构的制作方法，其特征在于：在形成所述开口之后，测量所述开口的底端关键尺寸，并将测量得到的所述底端关键尺寸及对应的所述开口的刻蚀条件存储至存储介质中，以建立硬掩膜薄膜质量与关键尺寸关联关系的数据库。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于：当所述底端关键尺寸与目标关键尺寸相同时，在下一组所述半导体结构的制作过程中采用对应的刻蚀条件形成所述开口；当所述底端关键尺寸与目标关键尺寸不同时，在下一批所述半导体结构的制作过程中调整所述开口的对应的刻蚀条件，以使所述开口的底端关键尺寸更接近目标关键尺寸。
16.一种半导体结构，其特征在于：所述半导体结构是采用如权利要求书1至15任意一项所述的制作方法制作得到。
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