JP2003140319A - 半導体素子製造用マスク基板，及び，半導体素子の製造方法 - Google Patents
半導体素子製造用マスク基板，及び，半導体素子の製造方法Info
- Publication number
- JP2003140319A JP2003140319A JP2002097163A JP2002097163A JP2003140319A JP 2003140319 A JP2003140319 A JP 2003140319A JP 2002097163 A JP2002097163 A JP 2002097163A JP 2002097163 A JP2002097163 A JP 2002097163A JP 2003140319 A JP2003140319 A JP 2003140319A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- pseudo
- semiconductor device
- manufacturing
- mask substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 半導体素子のグローバル段差を抑制し，信頼
性の高い半導体素子を簡便に製造する半導体素子の製造
方法および半導体素子製造用マスクを提供する。 【解決手段】 半導体製造用マスク２００内の実パター
ン２０２以外の領域に，例えば一辺が０．２５μｍ以下
の正方形のダミーパターン２０４を挿入し，パターン密
度を均一化して，半導体製造用マスク毎に条件を変える
ことなくエッチング処理を行えるとともに，ＣＭＰ後の
層間絶縁膜のグローバル段差を増大させないようにす
る。
性の高い半導体素子を簡便に製造する半導体素子の製造
方法および半導体素子製造用マスクを提供する。 【解決手段】 半導体製造用マスク２００内の実パター
ン２０２以外の領域に，例えば一辺が０．２５μｍ以下
の正方形のダミーパターン２０４を挿入し，パターン密
度を均一化して，半導体製造用マスク毎に条件を変える
ことなくエッチング処理を行えるとともに，ＣＭＰ後の
層間絶縁膜のグローバル段差を増大させないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子製造用マ
スク基板，及び，半導体素子の製造方法にかかり，特
に，半導体素子の配線パターン密度の相違によって生ず
る，層間絶縁膜研磨処理後の残膜厚差が少ない半導体素
子を簡便に製造するための半導体素子製造用マスク基
板，及び，半導体素子の製造方法に関する。
スク基板，及び，半導体素子の製造方法にかかり，特
に，半導体素子の配線パターン密度の相違によって生ず
る，層間絶縁膜研磨処理後の残膜厚差が少ない半導体素
子を簡便に製造するための半導体素子製造用マスク基
板，及び，半導体素子の製造方法に関する。
【０００２】
【従来の技術】近年，半導体素子の高集積化にともな
い，内部配線の高密度化，多層化が進んでいる。半導体
素子の高密度化のため，フォトリソグラフィーに用いら
れる露光用の光は短波長化が進んでおり，それによる焦
点深度の不足と相俟って，半導体素子製造用マスク基板
（以下，単にマスクという。）毎のパターン密度の差が
大きい場合には，マスクを用いた配線作成時のエッチン
グが不完全になったり，用いるマスクによってエッチン
グ条件を変えなければならないという問題が生ずる。こ
のため，マスク毎のパターン密度に差がある場合には，
実際のパターン以外に擬似パターン（ダミーパターンと
も称される。）を挿入して，エッチング条件を揃えるよ
うにする方法が用いられている。なお，本明細書中，パ
ターン密度とは，マスク内において，パターンが配置さ
れる面積が，マスク全体の面積に占める割合をいう。
い，内部配線の高密度化，多層化が進んでいる。半導体
素子の高密度化のため，フォトリソグラフィーに用いら
れる露光用の光は短波長化が進んでおり，それによる焦
点深度の不足と相俟って，半導体素子製造用マスク基板
（以下，単にマスクという。）毎のパターン密度の差が
大きい場合には，マスクを用いた配線作成時のエッチン
グが不完全になったり，用いるマスクによってエッチン
グ条件を変えなければならないという問題が生ずる。こ
のため，マスク毎のパターン密度に差がある場合には，
実際のパターン以外に擬似パターン（ダミーパターンと
も称される。）を挿入して，エッチング条件を揃えるよ
うにする方法が用いられている。なお，本明細書中，パ
ターン密度とは，マスク内において，パターンが配置さ
れる面積が，マスク全体の面積に占める割合をいう。
【０００３】擬似パターンは，マスクのパターン形状に
よって，その挿入の仕方に様々な手法が採用されてい
る。マスクのパターン形状の一例として，細いゲート配
線を形成するためのパターンが偏りなく配置されるデバ
イス部と，容量測定用の大パターン（例えば一辺が１０
０μｍ程度の正方形）が挿入されるなど，パターンの配
置に偏りがあり，パターンが配置されていない領域が存
在するＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔａｌ Ｇｒｏｕ
ｐ）部とからなるものがある。このようなマスクの場
合，擬似パターンは，ＴＥＧ部のパターンが配置されて
いない領域に挿入される。
よって，その挿入の仕方に様々な手法が採用されてい
る。マスクのパターン形状の一例として，細いゲート配
線を形成するためのパターンが偏りなく配置されるデバ
イス部と，容量測定用の大パターン（例えば一辺が１０
０μｍ程度の正方形）が挿入されるなど，パターンの配
置に偏りがあり，パターンが配置されていない領域が存
在するＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔａｌ Ｇｒｏｕ
ｐ）部とからなるものがある。このようなマスクの場
合，擬似パターンは，ＴＥＧ部のパターンが配置されて
いない領域に挿入される。
【０００４】
【発明が解決しようとする課題】ところで，マスクを用
いた配線作成後，その上層には，高密度プラズマＣＶＤ
（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍ
ｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：以下ＨＤ
Ｐ−ＣＶＤという）酸化膜等，層間絶縁膜が形成され
る。この層間絶縁膜は，下地となる配線の形状により堆
積膜厚が異なる。例えば，下地の細い配線パターンの凹
凸に依存して，層間絶縁膜表面に局所的な凹凸が生じた
り，デバイス部のように細い配線パターンが広範囲に偏
りなく入っている場合はマイナスサイジングがかかって
堆積量が減り，ＴＥＧ部のように大パターンが存在する
領域では厚く堆積される特徴を持っている。このため，
このような層間絶縁膜の表面の凹凸および段差を低減す
るため化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：以下ＣＭＰという）
により，平坦化処理が行われる。
いた配線作成後，その上層には，高密度プラズマＣＶＤ
（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍ
ｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：以下ＨＤ
Ｐ−ＣＶＤという）酸化膜等，層間絶縁膜が形成され
る。この層間絶縁膜は，下地となる配線の形状により堆
積膜厚が異なる。例えば，下地の細い配線パターンの凹
凸に依存して，層間絶縁膜表面に局所的な凹凸が生じた
り，デバイス部のように細い配線パターンが広範囲に偏
りなく入っている場合はマイナスサイジングがかかって
堆積量が減り，ＴＥＧ部のように大パターンが存在する
領域では厚く堆積される特徴を持っている。このため，
このような層間絶縁膜の表面の凹凸および段差を低減す
るため化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：以下ＣＭＰという）
により，平坦化処理が行われる。
【０００５】上述のＣＭＰによる層間絶縁膜の平坦化
は，細い配線が偏りなく配置されたデバイス部などに対
しては，層間絶縁膜の局所的な凹凸を低減するので有効
であるが，大パターンが配置されたＴＥＧ部などについ
ては，研磨速度が遅く，デバイス部など膜厚が小さい部
分との差（残膜厚差）を縮めるためにはあまり有効でな
い。
は，細い配線が偏りなく配置されたデバイス部などに対
しては，層間絶縁膜の局所的な凹凸を低減するので有効
であるが，大パターンが配置されたＴＥＧ部などについ
ては，研磨速度が遅く，デバイス部など膜厚が小さい部
分との差（残膜厚差）を縮めるためにはあまり有効でな
い。
【０００６】このＣＭＰ後の残膜厚差（以下，グローバ
ル段差と称する。）があると，さらに上層に材料膜を形
成したときに，層間のショートや配線間のショートまた
はオープン等の不良が発生しやすくなり，歩留まりや信
頼性低下の原因となるため，グローバル段差を低減する
ことが要請されているが，ＴＥＧ部に擬似パターンを挿
入することによって，デバイス部とＴＥＧ部との間に配
線パターンの一層の不均一が生じ，グローバル段差が増
大するという問題点があった。
ル段差と称する。）があると，さらに上層に材料膜を形
成したときに，層間のショートや配線間のショートまた
はオープン等の不良が発生しやすくなり，歩留まりや信
頼性低下の原因となるため，グローバル段差を低減する
ことが要請されているが，ＴＥＧ部に擬似パターンを挿
入することによって，デバイス部とＴＥＧ部との間に配
線パターンの一層の不均一が生じ，グローバル段差が増
大するという問題点があった。
【０００７】以上のような観点から，本発明の目的は，
半導体素子製造用マスク基板に擬似パターンを挿入する
際，ＣＭＰ後の残膜厚を上昇させないような形状で，か
つ，マスク毎のエッチング条件を変更する必要がないよ
うに，マスク間でのパターン密度均一化して，性能，耐
久性ともに信頼性に優れた半導体素子が効率よく製造す
ることの可能な，新規かつ改良された半導体素子製造用
マスク基板，及び，半導体素子の製造方法を提供するこ
とである。
半導体素子製造用マスク基板に擬似パターンを挿入する
際，ＣＭＰ後の残膜厚を上昇させないような形状で，か
つ，マスク毎のエッチング条件を変更する必要がないよ
うに，マスク間でのパターン密度均一化して，性能，耐
久性ともに信頼性に優れた半導体素子が効率よく製造す
ることの可能な，新規かつ改良された半導体素子製造用
マスク基板，及び，半導体素子の製造方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明によれば，複数の
ゲートマスクパターンが形成され，パターン密度が大き
い領域と小さい領域を有する半導体製造用マスク基板に
おいて，パターン密度の小さい領域に対応する半導体製
造用マスク基板上に形成される複数の疑似パターンであ
って，各疑似パターンはゲート配線パターンの線幅以下
の寸法を有する所定形状から構成されることを特徴とす
る，半導体製造用マスク基板が提供される。
ゲートマスクパターンが形成され，パターン密度が大き
い領域と小さい領域を有する半導体製造用マスク基板に
おいて，パターン密度の小さい領域に対応する半導体製
造用マスク基板上に形成される複数の疑似パターンであ
って，各疑似パターンはゲート配線パターンの線幅以下
の寸法を有する所定形状から構成されることを特徴とす
る，半導体製造用マスク基板が提供される。
【０００９】かかる構成によれば，複数のマスク間でパ
ターン密度を揃え，異なるマスクを用いても同一条件で
のエッチング工程が可能になる。さらに，疑似パターン
を，ゲート配線パターンの線幅以下の寸法を有する所定
形状，例えば，一辺が０．２５μｍ以下の正方形とする
ことによって，半導体素子の疑似パターンに対応する領
域（ＴＥＧ部）にマイナスサイジングがかかり，当該領
域における層間絶縁膜の堆積量を減らすことができる。
このようにして，ＣＭＰ後の下地パターンの高密度領域
における残膜厚上昇を防ぎ，半導体素子内部のグローバ
ル段差の増大を抑制して，信頼性の高い半導体素子を製
造することができる。
ターン密度を揃え，異なるマスクを用いても同一条件で
のエッチング工程が可能になる。さらに，疑似パターン
を，ゲート配線パターンの線幅以下の寸法を有する所定
形状，例えば，一辺が０．２５μｍ以下の正方形とする
ことによって，半導体素子の疑似パターンに対応する領
域（ＴＥＧ部）にマイナスサイジングがかかり，当該領
域における層間絶縁膜の堆積量を減らすことができる。
このようにして，ＣＭＰ後の下地パターンの高密度領域
における残膜厚上昇を防ぎ，半導体素子内部のグローバ
ル段差の増大を抑制して，信頼性の高い半導体素子を製
造することができる。
【００１０】また，所定形状を，例えば短辺が０．２５
μｍ以下の長方形とすることができる。かかる構成によ
れば，略長方形形状の長辺側の長さを調整することによ
って，パターン内部に挿入する擬似パターンの図形数を
減らし，設計ファイル容量（ＧＤＳ２データ容量）の増
加を抑制することができる。
μｍ以下の長方形とすることができる。かかる構成によ
れば，略長方形形状の長辺側の長さを調整することによ
って，パターン内部に挿入する擬似パターンの図形数を
減らし，設計ファイル容量（ＧＤＳ２データ容量）の増
加を抑制することができる。
【００１１】さらにまた，疑似パターンを，格子状に配
置することによって，格子の間隔を変化させてパターン
密度を容易に最適化することができる。このようにし
て，さらなるエッチング条件の均一化，およびグローバ
ル段差の増大の抑制が可能であり，高集積化された半導
体素子作成時の製造条件のマージンに余裕を持たせて，
性能および耐久性において信頼性の高い半導体素子の製
造が可能となる。
置することによって，格子の間隔を変化させてパターン
密度を容易に最適化することができる。このようにし
て，さらなるエッチング条件の均一化，およびグローバ
ル段差の増大の抑制が可能であり，高集積化された半導
体素子作成時の製造条件のマージンに余裕を持たせて，
性能および耐久性において信頼性の高い半導体素子の製
造が可能となる。
【００１２】また，本発明によれば，複数のゲートマス
クパターンが形成され，パターン密度の大きい領域と小
さい領域を有する半導体製造用マスク基板であって，こ
の半導体製造用マスク基板はパターン密度の小さい領域
に対応して複数の疑似パターンが形成され，各疑似パタ
ーンはゲート配線パターンの線幅以下の寸法を有する所
定形状から構成される半導体製造用マスク基板を準備す
る工程と，半導体製造用マスク基板を用いて半導体基板
上に形成された配線パターン上に層間絶縁膜を形成する
工程と，層間絶縁膜をＣＭＰにより平坦化する工程とを
有することを特徴とする，半導体装置の製造方法が提供
される。
クパターンが形成され，パターン密度の大きい領域と小
さい領域を有する半導体製造用マスク基板であって，こ
の半導体製造用マスク基板はパターン密度の小さい領域
に対応して複数の疑似パターンが形成され，各疑似パタ
ーンはゲート配線パターンの線幅以下の寸法を有する所
定形状から構成される半導体製造用マスク基板を準備す
る工程と，半導体製造用マスク基板を用いて半導体基板
上に形成された配線パターン上に層間絶縁膜を形成する
工程と，層間絶縁膜をＣＭＰにより平坦化する工程とを
有することを特徴とする，半導体装置の製造方法が提供
される。
【００１３】層間絶縁膜は，高密度プラズマＣＶＤ法に
より形成することができる。
より形成することができる。
【００１４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体素子製造用マスク基板，及び，半
導体素子の製造方法の好適な実施の形態について詳細に
説明する。なお，本明細書及び図面において，実質的に
同一の機能構成を有する構成要素については，同一の符
号を付することにより重複説明を省略する。
本発明にかかる半導体素子製造用マスク基板，及び，半
導体素子の製造方法の好適な実施の形態について詳細に
説明する。なお，本明細書及び図面において，実質的に
同一の機能構成を有する構成要素については，同一の符
号を付することにより重複説明を省略する。
【００１５】（第１の実施の形態）図１は，擬似パター
ンを挿入していない場合の特定の２つの半導体素子製造
用マスク基板１００およびマスク１１０を示した平面簡
略図である。ここでは，ゲート電極作成用のマスクを一
例にして説明する。
ンを挿入していない場合の特定の２つの半導体素子製造
用マスク基板１００およびマスク１１０を示した平面簡
略図である。ここでは，ゲート電極作成用のマスクを一
例にして説明する。
【００１６】マスク１００には実際の配線を形成するた
めのパターン（以下実パターンという）１０２がほぼ偏
りなく配置されており，マスク内におけるパターンが配
置される面積が，マスク全体の面積に占める割合をパタ
ーン密度とすれば，マスク１００の場合は１５．７４％
である。
めのパターン（以下実パターンという）１０２がほぼ偏
りなく配置されており，マスク内におけるパターンが配
置される面積が，マスク全体の面積に占める割合をパタ
ーン密度とすれば，マスク１００の場合は１５．７４％
である。
【００１７】一方，マスク１１０は，実パターンの配置
に偏りがあり，パターン密度を調整するための擬似パタ
ーンを挿入するための領域が存在する。このマスク１１
０では，実パターン２０２のパターン密度は５．５２％
である。
に偏りがあり，パターン密度を調整するための擬似パタ
ーンを挿入するための領域が存在する。このマスク１１
０では，実パターン２０２のパターン密度は５．５２％
である。
【００１８】このように，擬似パターンを挿入しない場
合，マスク毎にパターン密度が異なる。そこで，実パタ
ーンが高密度である場合のエッチングが不完全になるこ
とを避けるため，配線パターン作成時のエッチング処理
における条件をマスク毎に変える必要が生じてしまう。
これを避けエッチング条件を揃える方法として，マスク
毎のパターン密度の均一化を図るため，実パターンとは
異なる擬似パターンを挿入する。
合，マスク毎にパターン密度が異なる。そこで，実パタ
ーンが高密度である場合のエッチングが不完全になるこ
とを避けるため，配線パターン作成時のエッチング処理
における条件をマスク毎に変える必要が生じてしまう。
これを避けエッチング条件を揃える方法として，マスク
毎のパターン密度の均一化を図るため，実パターンとは
異なる擬似パターンを挿入する。
【００１９】ここでは，配線パターンの上層に下地パタ
ーンの形状によって堆積膜厚が影響を受けるＨＤＰ―Ｃ
ＶＤなどによる層間絶縁膜の成膜が行われるので，適切
な位置，形状の擬似パターンを挿入することが必要であ
る。
ーンの形状によって堆積膜厚が影響を受けるＨＤＰ―Ｃ
ＶＤなどによる層間絶縁膜の成膜が行われるので，適切
な位置，形状の擬似パターンを挿入することが必要であ
る。
【００２０】図２は，擬似パターンの一例を示す平面図
である。図２に示すように，実パターン２０２が配置さ
れていない領域に，略正方形形状のパターンとして擬似
パターン２０４を挿入している。擬似パターン２０４
は，実際のゲート配線パターンである実パターン２０２
の線幅程度の長さを一辺にもつ略正方形形状を離散的に
配置したものである。特に，本実施の形態では，略正方
形形状を格子状に配置している。
である。図２に示すように，実パターン２０２が配置さ
れていない領域に，略正方形形状のパターンとして擬似
パターン２０４を挿入している。擬似パターン２０４
は，実際のゲート配線パターンである実パターン２０２
の線幅程度の長さを一辺にもつ略正方形形状を離散的に
配置したものである。特に，本実施の形態では，略正方
形形状を格子状に配置している。
【００２１】擬似パターンを，実パターン２０２の線幅
程度の長さを一辺にもつ略正方形形状のパターンとし，
隣のパターンとの間隔を一辺の長さ程度空け，格子状に
配置すると，層間絶縁膜を堆積させた際には，細いゲー
ト配線パターン上に堆積された膜と同様に，マイナスサ
イジングがかかって厚く堆積されることはない。また，
擬似パターン上の層間絶縁膜は突起状に形成されて，Ｃ
ＭＰによる平坦化が可能である。
程度の長さを一辺にもつ略正方形形状のパターンとし，
隣のパターンとの間隔を一辺の長さ程度空け，格子状に
配置すると，層間絶縁膜を堆積させた際には，細いゲー
ト配線パターン上に堆積された膜と同様に，マイナスサ
イジングがかかって厚く堆積されることはない。また，
擬似パターン上の層間絶縁膜は突起状に形成されて，Ｃ
ＭＰによる平坦化が可能である。
【００２２】図３は，本実施の形態にかかるパターン密
度を調整した半導体素子製造用マスク基板の一例を示す
平面簡略図である。図３に示すように，マスク３１０
は，実パターン３１２のみの場合は，マスク１１０と同
様パターン密度は約５％であるが，領域３１４に擬似パ
ターン２０４のような擬似パターンを挿入することで，
パターン密度は１５．０９％となった。すなわち，マス
ク１００と同等のパターン密度とすることができ，マス
ク毎のパターン密度均一化が可能となる。
度を調整した半導体素子製造用マスク基板の一例を示す
平面簡略図である。図３に示すように，マスク３１０
は，実パターン３１２のみの場合は，マスク１１０と同
様パターン密度は約５％であるが，領域３１４に擬似パ
ターン２０４のような擬似パターンを挿入することで，
パターン密度は１５．０９％となった。すなわち，マス
ク１００と同等のパターン密度とすることができ，マス
ク毎のパターン密度均一化が可能となる。
【００２３】ここで，ＣＭＰによる平坦化処理の効果に
ついて説明する。図４は，従来の半導体素子製造用マス
ク基板の一例を示す平面簡略図，図５は，従来の半導体
素子製造用マスク基板４００を用いて作成したパターン
の上に層間絶縁膜としてＨＤＰ−ＣＶＤ酸化膜を堆積し
た後ＣＭＰ処理した際の残膜厚（半導体ウエハ表面から
膜表面までの距離をいう）分布を模式的に示す平面図で
ある。
ついて説明する。図４は，従来の半導体素子製造用マス
ク基板の一例を示す平面簡略図，図５は，従来の半導体
素子製造用マスク基板４００を用いて作成したパターン
の上に層間絶縁膜としてＨＤＰ−ＣＶＤ酸化膜を堆積し
た後ＣＭＰ処理した際の残膜厚（半導体ウエハ表面から
膜表面までの距離をいう）分布を模式的に示す平面図で
ある。
【００２４】図４（ａ）に示すように，半導体素子製造
用マスク基板４００は，露光時の１ショット内に６つの
領域を有している。図４（ｂ）は，それらの領域を模式
的に表している。図４（ｂ）に示すように，半導体素子
製造用マスク基板４００の上記６つの領域は，デバイス
部４０２とＴＥＧ（Ｔｅｓｔ ＥｌｅｍｅｎｔａｌＧｒ
ｏｕｐ）部４０４とに分類することができる。
用マスク基板４００は，露光時の１ショット内に６つの
領域を有している。図４（ｂ）は，それらの領域を模式
的に表している。図４（ｂ）に示すように，半導体素子
製造用マスク基板４００の上記６つの領域は，デバイス
部４０２とＴＥＧ（Ｔｅｓｔ ＥｌｅｍｅｎｔａｌＧｒ
ｏｕｐ）部４０４とに分類することができる。
【００２５】デバイス部４０２は，配線パターンとし
て，細いゲート配線が偏りなく配置されたパターンであ
る。ＴＥＧ部４０４には，容量測定用の大パターン（例
えば一辺が１００μｍ程度の正方形）が挿入される等，
実パターンの配置に偏りがあり，実パターンが配置され
ていない領域が多く存在する。
て，細いゲート配線が偏りなく配置されたパターンであ
る。ＴＥＧ部４０４には，容量測定用の大パターン（例
えば一辺が１００μｍ程度の正方形）が挿入される等，
実パターンの配置に偏りがあり，実パターンが配置され
ていない領域が多く存在する。
【００２６】図５に示すように，ＣＭＰ処理した後のＨ
ＤＰ−ＣＶＤ酸化膜の残膜厚分布を見ると，デバイス部
４０２に残膜厚がもっとも薄い領域４３０が存在し，Ｔ
ＥＧ部４０４に最も厚い領域４２０が形成されている。
ＤＰ−ＣＶＤ酸化膜の残膜厚分布を見ると，デバイス部
４０２に残膜厚がもっとも薄い領域４３０が存在し，Ｔ
ＥＧ部４０４に最も厚い領域４２０が形成されている。
【００２７】上記のように残膜厚に差が生ずる理由を，
図６を参照して説明する。図６は，ＨＤＰ―ＣＶＤ酸化
膜形成時の下地依存性を示す図である。図６（ａ）は，
ゲート配線パターン５００の平面図，（ｂ）はゲート配
線パターン５００上にＨＤＰ―ＣＶＤ酸化膜を堆積した
後の（ａ）のＡ―Ｂによる断面図，（ｃ）は，（ｂ）の
ＣＭＰ研磨後の断面図である。
図６を参照して説明する。図６は，ＨＤＰ―ＣＶＤ酸化
膜形成時の下地依存性を示す図である。図６（ａ）は，
ゲート配線パターン５００の平面図，（ｂ）はゲート配
線パターン５００上にＨＤＰ―ＣＶＤ酸化膜を堆積した
後の（ａ）のＡ―Ｂによる断面図，（ｃ）は，（ｂ）の
ＣＭＰ研磨後の断面図である。
【００２８】図６（ａ）に示すように，ゲート配線パタ
ーン５００は，例えば幅１μｍ以下の細いゲート配線５
１０，および１００μｍ以上の大パターン５２０を有し
ている。このゲート配線パターン５００上にＨＤＰ―Ｃ
ＶＤ酸化膜５３０を堆積させる。
ーン５００は，例えば幅１μｍ以下の細いゲート配線５
１０，および１００μｍ以上の大パターン５２０を有し
ている。このゲート配線パターン５００上にＨＤＰ―Ｃ
ＶＤ酸化膜５３０を堆積させる。
【００２９】ＨＤＰ−ＣＶＤ酸化膜５３０は，細いゲー
ト配線パターン５１０に対しては，マイナスサイジング
がかかる特徴があり，図６（ｂ）に示すようにゲート配
線パターン５１０上の表面５３２は表面５３６よりも下
部に位置することになる。
ト配線パターン５１０に対しては，マイナスサイジング
がかかる特徴があり，図６（ｂ）に示すようにゲート配
線パターン５１０上の表面５３２は表面５３６よりも下
部に位置することになる。
【００３０】また，ゲート配線パターン５１０上部に
は，突起５３４が生ずる。このような突起５３４や表面
５３６とその周辺の急峻な段差を除去するためＣＭＰ処
理を行う。
は，突起５３４が生ずる。このような突起５３４や表面
５３６とその周辺の急峻な段差を除去するためＣＭＰ処
理を行う。
【００３１】ＣＭＰ後の状態を示したのが図６（ｃ）で
ある。このようにＣＭＰ処理を行うと，突起５３４の部
分は平面状になる。表面５３２および５３６の段差も少
なくなるが，大パターン上のＨＤＰ−ＣＶＤ酸化膜は研
磨速度が遅く，他の領域との間の段差が完全には解消さ
れないため，表面５３８および５４２の残膜厚差Ｄが残
される。この残膜厚差Ｄをグローバル段差という。
ある。このようにＣＭＰ処理を行うと，突起５３４の部
分は平面状になる。表面５３２および５３６の段差も少
なくなるが，大パターン上のＨＤＰ−ＣＶＤ酸化膜は研
磨速度が遅く，他の領域との間の段差が完全には解消さ
れないため，表面５３８および５４２の残膜厚差Ｄが残
される。この残膜厚差Ｄをグローバル段差という。
【００３２】すなわち，ＨＤＰ―ＣＶＤ酸化膜は，デバ
イス部４０２のような細い配線が広範囲に入っている場
合はマイナスサイジングがかかって堆積量が減る特徴を
持っており，突起５３４のような突起はＣＭＰにより除
去されるため，デバイス部４０２に残膜厚が薄い領域４
３０が形成される。一方，ＴＥＧ部４０４は，大パター
ン５２０のように大きなパターンが存在することが多い
ため，ＣＭＰの研磨速度が遅く，残膜厚が厚い領域４２
０が形成される。
イス部４０２のような細い配線が広範囲に入っている場
合はマイナスサイジングがかかって堆積量が減る特徴を
持っており，突起５３４のような突起はＣＭＰにより除
去されるため，デバイス部４０２に残膜厚が薄い領域４
３０が形成される。一方，ＴＥＧ部４０４は，大パター
ン５２０のように大きなパターンが存在することが多い
ため，ＣＭＰの研磨速度が遅く，残膜厚が厚い領域４２
０が形成される。
【００３３】そこで，本実施の形態においては，擬似パ
ターンを，層間絶縁膜が厚く堆積されることのない，細
いゲート配線の幅程度の一辺の長さを有する略正方形形
状のパターンとし，擬似パターンが挿入された領域の残
膜厚の上昇を防ぐようにした。
ターンを，層間絶縁膜が厚く堆積されることのない，細
いゲート配線の幅程度の一辺の長さを有する略正方形形
状のパターンとし，擬似パターンが挿入された領域の残
膜厚の上昇を防ぐようにした。
【００３４】このように，本実施の形態にかかる半導体
素子製造用マスク基板によれば，疑似パターンとして，
一辺がゲート配線パターンの線幅程度の略正方形形状の
パターンを少なくとも１つ間隔を空けて挿入することに
より，異なるマスク間でパターン密度を均一化すること
ができ，高密度領域のエッチングが不完全になることを
防止できるので，実パターンのパターン密度が異なるマ
スクを用いても，同一条件でエッチング処理することが
可能となる。
素子製造用マスク基板によれば，疑似パターンとして，
一辺がゲート配線パターンの線幅程度の略正方形形状の
パターンを少なくとも１つ間隔を空けて挿入することに
より，異なるマスク間でパターン密度を均一化すること
ができ，高密度領域のエッチングが不完全になることを
防止できるので，実パターンのパターン密度が異なるマ
スクを用いても，同一条件でエッチング処理することが
可能となる。
【００３５】また，擬似パターンを，一辺がゲート配線
パターンの線幅程度の長さを持つ正方形形状として配置
し，さらに，層間絶縁膜を形成した際に擬似パターン上
の膜表面が突起状に形成されるように，隣のパターンと
の間隔をゲート配線パターンの線幅程度空けることで，
擬似パターンを挿入した部分のＣＭＰ研磨後の残膜厚上
昇を抑制し，グローバル段差の増大を防止できる。
パターンの線幅程度の長さを持つ正方形形状として配置
し，さらに，層間絶縁膜を形成した際に擬似パターン上
の膜表面が突起状に形成されるように，隣のパターンと
の間隔をゲート配線パターンの線幅程度空けることで，
擬似パターンを挿入した部分のＣＭＰ研磨後の残膜厚上
昇を抑制し，グローバル段差の増大を防止できる。
【００３６】なお，本実施の形態にかかる擬似パターン
を構成する正方形は，ＨＤＰ―ＣＶＤ酸化膜が厚く堆積
されない，例えば一辺が約０．２５μｍ以下の正方形と
することができる。
を構成する正方形は，ＨＤＰ―ＣＶＤ酸化膜が厚く堆積
されない，例えば一辺が約０．２５μｍ以下の正方形と
することができる。
【００３７】（第２の実施の形態）本実施の形態にかか
る半導体素子製造用マスク基板においては，第１の実施
の形態にかかる正方形の擬似パターンを長方形にする。
他の構成においては第１の実施の形態と同様であるの
で，説明を省略する。
る半導体素子製造用マスク基板においては，第１の実施
の形態にかかる正方形の擬似パターンを長方形にする。
他の構成においては第１の実施の形態と同様であるの
で，説明を省略する。
【００３８】第１の実施の形態にかかる擬似パターンは
サイズが小さいため，同一マスク内に多量に挿入されて
しまい，挿入前のマスクの設計データファイルと比較し
て図計数が多くなり，データ容量の増大が避けられな
い。このため，実用上扱いが不便であるという問題があ
る。
サイズが小さいため，同一マスク内に多量に挿入されて
しまい，挿入前のマスクの設計データファイルと比較し
て図計数が多くなり，データ容量の増大が避けられな
い。このため，実用上扱いが不便であるという問題があ
る。
【００３９】図７は，第２の実施の形態にかかる擬似パ
ターンの一例を示す平面図である。本実施の形態にかか
る擬似パターンでは，形状を，短辺長が第１の実施の形
態にかかる擬似パターンの一辺の長さ程度（例えば約
０．２５μｍ以下）の略長方形形状とし，これらを第１
の実施形態と同等程度の間隔を空けて配置する。
ターンの一例を示す平面図である。本実施の形態にかか
る擬似パターンでは，形状を，短辺長が第１の実施の形
態にかかる擬似パターンの一辺の長さ程度（例えば約
０．２５μｍ以下）の略長方形形状とし，これらを第１
の実施形態と同等程度の間隔を空けて配置する。
【００４０】長辺長を長くしても良いのは，ＨＤＰ―Ｃ
ＶＤ酸化膜の堆積膜厚が下地パターンの短辺長にのみ大
きく依存し，長辺のサイズに影響されての残膜厚上昇は
起きないからである。
ＶＤ酸化膜の堆積膜厚が下地パターンの短辺長にのみ大
きく依存し，長辺のサイズに影響されての残膜厚上昇は
起きないからである。
【００４１】長辺長を第１の実施の形態にかかる擬似パ
ターンよりも長く例えば０．２５μｍ以上にすること
で，擬似パターンの挿入量を減らすことができ，設計デ
ータファイルの容量を減らすことが可能となる。これに
より，より簡便に信頼性の高い半導体素子が製造でき
る。なお，長辺長は，すべて同一である必要はない。
ターンよりも長く例えば０．２５μｍ以上にすること
で，擬似パターンの挿入量を減らすことができ，設計デ
ータファイルの容量を減らすことが可能となる。これに
より，より簡便に信頼性の高い半導体素子が製造でき
る。なお，長辺長は，すべて同一である必要はない。
【００４２】（第３の実施の形態）第１または２の実施
の形態にかかる擬似パターンを挿入しても，目標とする
パターン密度が得られない半導体素子製造用マスク基板
が発生した場合は，上述のようにエッチング条件を変え
る必要が生ずる。これを避けるため，本実施の形態にか
かる擬似パターンは，隣接する擬似パターンとの間隔を
操作する。
の形態にかかる擬似パターンを挿入しても，目標とする
パターン密度が得られない半導体素子製造用マスク基板
が発生した場合は，上述のようにエッチング条件を変え
る必要が生ずる。これを避けるため，本実施の形態にか
かる擬似パターンは，隣接する擬似パターンとの間隔を
操作する。
【００４３】図８は，本実施の形態にかかる擬似パター
ン８００を示す平面図である。図８に示すように，擬似
パターン８００は，短辺長ａ’，長辺長ｂ’のパターン
８１０，短辺側の隣接パターンとの間隔ａおよび長辺側
の隣接パターンとの間隔ｂを有するようにする。
ン８００を示す平面図である。図８に示すように，擬似
パターン８００は，短辺長ａ’，長辺長ｂ’のパターン
８１０，短辺側の隣接パターンとの間隔ａおよび長辺側
の隣接パターンとの間隔ｂを有するようにする。
【００４４】図９は，パターン密度の間隔ａおよびｂ依
存性を示した図である。図９に示すように，間隔ａおよ
びｂを変化させると，擬似パターン部分のパターン密度
を変動させることができる。これにより，半導体素子製
造用マスク基板において所望のパターン密度の微調整が
可能となる。
存性を示した図である。図９に示すように，間隔ａおよ
びｂを変化させると，擬似パターン部分のパターン密度
を変動させることができる。これにより，半導体素子製
造用マスク基板において所望のパターン密度の微調整が
可能となる。
【００４５】すなわち，第１または２の実施の形態にか
かる擬似パターンを挿入してもパターン密度が低い場合
には，間隔ａまたは間隔ｂを狭め，擬似パターン自体の
パターン密度を高め，半導体素子製造用マスク基板全体
のパターン密度を上昇させることができる。
かる擬似パターンを挿入してもパターン密度が低い場合
には，間隔ａまたは間隔ｂを狭め，擬似パターン自体の
パターン密度を高め，半導体素子製造用マスク基板全体
のパターン密度を上昇させることができる。
【００４６】これにより，より的確にパターン密度を調
整することができるので，エッチング条件の均一化にお
いて製造時のマージンに余裕が生じ，グローバル段差も
さらに抑制して，一層信頼性の高い半導体素子を製造す
ることが可能となる。
整することができるので，エッチング条件の均一化にお
いて製造時のマージンに余裕が生じ，グローバル段差も
さらに抑制して，一層信頼性の高い半導体素子を製造す
ることが可能となる。
【００４７】以上，添付図面を参照しながら本発明にか
かる半導体素子製造用マスク基板，及び，半導体素子の
製造方法の好適な実施形態について説明したが，本発明
はかかる例に限定されない。当業者であれば，特許請求
の範囲に記載された技術的思想の範疇内において各種の
変更例または修正例に想到し得ることは明らかであり，
それらについても当然に本発明の技術的範囲に属するも
のと了解される。
かる半導体素子製造用マスク基板，及び，半導体素子の
製造方法の好適な実施形態について説明したが，本発明
はかかる例に限定されない。当業者であれば，特許請求
の範囲に記載された技術的思想の範疇内において各種の
変更例または修正例に想到し得ることは明らかであり，
それらについても当然に本発明の技術的範囲に属するも
のと了解される。
【００４８】例えば，本発明の実施の形態においては，
ゲート電極配線パターン作成用のマスクを例に挙げて説
明したが，これに限定されない。配線の多層化，半導体
素子の３次元化等を図る際には，メタル配線作成用のマ
スクにおいても適用が可能である。また，層間絶縁膜
は，ＨＤＰ−ＣＶＤ酸化膜を例にして説明したが，これ
に限定されるものではなく，同様の現象が起こるもので
あれば適用が可能である。
ゲート電極配線パターン作成用のマスクを例に挙げて説
明したが，これに限定されない。配線の多層化，半導体
素子の３次元化等を図る際には，メタル配線作成用のマ
スクにおいても適用が可能である。また，層間絶縁膜
は，ＨＤＰ−ＣＶＤ酸化膜を例にして説明したが，これ
に限定されるものではなく，同様の現象が起こるもので
あれば適用が可能である。
【００４９】
【発明の効果】以上説明したように，本発明によれば，
半導体素子製造用マスク基板の適切な領域に，適切な形
状，配置および数の擬似パターンを挿入し，マスク毎お
よび同一マスク上の領域間のパターン密度を均一化し
て，同一条件でエッチング処理が可能で，かつ，グロー
バル段差を抑制して配線間のショートや，層間のショー
ト，及びその後のエッチング処理条件のマスク毎の変動
等を防ぐことができる，信頼性が高く作業効率の良い半
導体素子を製造することの可能な半導体素子製造用マス
ク基板が提供される。
半導体素子製造用マスク基板の適切な領域に，適切な形
状，配置および数の擬似パターンを挿入し，マスク毎お
よび同一マスク上の領域間のパターン密度を均一化し
て，同一条件でエッチング処理が可能で，かつ，グロー
バル段差を抑制して配線間のショートや，層間のショー
ト，及びその後のエッチング処理条件のマスク毎の変動
等を防ぐことができる，信頼性が高く作業効率の良い半
導体素子を製造することの可能な半導体素子製造用マス
ク基板が提供される。
【図１】擬似パターンを挿入していない場合の特定の２
つの半導体素子製造用マスク基板１００およびマスク１
１０を示した平面簡略図である。
つの半導体素子製造用マスク基板１００およびマスク１
１０を示した平面簡略図である。
【図２】第１の実施の形態にかかる擬似パターンの一例
を示す平面図である。
を示す平面図である。
【図３】第１の実施の形態にかかるパターン密度を調整
した半導体素子製造用マスク基板の一例を示す平面簡略
図である。
した半導体素子製造用マスク基板の一例を示す平面簡略
図である。
【図４】従来の半導体素子製造用マスク基板の一例を示
す平面簡略図である。
す平面簡略図である。
【図５】従来の半導体素子製造用マスク基板を用いて作
成したパターン上のＨＤＰ−ＣＶＤ酸化膜をＣＭＰ処理
した後の残膜厚分布を模式的に示す平面図である。
成したパターン上のＨＤＰ−ＣＶＤ酸化膜をＣＭＰ処理
した後の残膜厚分布を模式的に示す平面図である。
【図６】ＨＤＰ―ＣＶＤ酸化膜形成時の下地依存性を示
す図である。
す図である。
【図７】第２の実施の形態にかかる擬似パターンの一例
を示す平面図である。
を示す平面図である。
【図８】第３の実施の形態にかかる擬似パターン８００
を示す平面図である。
を示す平面図である。
【図９】パターン密度の間隔ａおよびｂ依存性を示した
図である。
図である。
２００ 半導体素子製造用マスク基板
２０２ 実パターン
２０４ 擬似パターン
Claims (9)
- 【請求項１】 複数のゲートマスクパターンが形成さ
れ，パターン密度が大きい領域と小さい領域を有する半
導体製造用マスク基板において，前記パターン密度の小
さい領域に対応する前記半導体製造用マスク基板上に形
成される複数の疑似パターンであって，各疑似パターン
はゲート配線パターンの線幅以下の寸法を有する所定形
状から構成されることを特徴とする，半導体製造用マス
ク基板。 - 【請求項２】 前記疑似パターンは，一辺が０．２５μ
ｍ以下の正方形であることを特徴とする，請求項１に記
載の半導体製造用マスク基板。 - 【請求項３】 前記疑似パターンは，短辺が０．２５μ
ｍ以下の長方形であることを特徴とする，請求項１に記
載の半導体製造用マスク基板。 - 【請求項４】 前記疑似パターンは，格子状に配置され
ることを特徴とする，請求項１，２または３のいずれか
に記載の半導体製造用マスク基板。 - 【請求項５】 複数のゲートマスクパターンが形成さ
れ，パターン密度の大きい領域と小さい領域を有する半
導体製造用マスク基板であって，この半導体製造用マス
ク基板は前記パターン密度の小さい領域に対応して複数
の疑似パターンが形成され，各疑似パターンはゲート配
線パターンの線幅以下の寸法を有する所定形状から構成
される前記半導体製造用マスク基板を準備する工程と，
前記半導体製造用マスク基板を用いて半導体基板上に形
成された配線パターン上に層間絶縁膜を形成する工程
と，前記層間絶縁膜をＣＭＰにより平坦化する工程とを
有することを特徴とする，半導体装置の製造方法。 - 【請求項６】 前記疑似パターンは，一辺が０．２５μ
ｍ以下の正方形であることを特徴とする，請求項５に記
載の半導体装置の製造方法。 - 【請求項７】 前記疑似パターンは，短辺が０．２５μ
ｍ以下の長方形であることを特徴とする，請求項５に記
載の半導体装置の製造方法。 - 【請求項８】 前記疑似パターンは，格子状に配置され
ることを特徴とする，請求項５，６または７のいずれか
に記載の半導体装置の製造方法。 - 【請求項９】 前記層間絶縁膜は高密度プラズマＣＶＤ
法により形成されることを特徴とする，請求項５，６，
７または８のいずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097163A JP3556647B2 (ja) | 2001-08-21 | 2002-03-29 | 半導体素子の製造方法 |
| US10/212,165 US6884550B2 (en) | 2001-08-21 | 2002-08-06 | Semiconductor device manufacturing mask substrate and semiconductor device manufacturing method |
| US11/101,396 US7157192B2 (en) | 2001-08-21 | 2005-04-08 | Method of making a semiconductor device manufacturing mask substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-250759 | 2001-08-21 | ||
| JP2001250759 | 2001-08-21 | ||
| JP2002097163A JP3556647B2 (ja) | 2001-08-21 | 2002-03-29 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003140319A true JP2003140319A (ja) | 2003-05-14 |
| JP3556647B2 JP3556647B2 (ja) | 2004-08-18 |
Family
ID=26620755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002097163A Expired - Fee Related JP3556647B2 (ja) | 2001-08-21 | 2002-03-29 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6884550B2 (ja) |
| JP (1) | JP3556647B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| WO2005104198A1 (ja) * | 2004-04-22 | 2005-11-03 | Fujitsu Limited | 半導体基板およびその製造方法 |
| US7161248B2 (en) | 2004-03-29 | 2007-01-09 | Fujitsu Limited | Multi-layer wiring structure with dummy patterns for improving surface flatness |
| JP2008516443A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
| JP2008535239A (ja) * | 2005-04-04 | 2008-08-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 製造モニタを集積回路チップに付加する方法 |
| US7569936B2 (en) | 2003-10-30 | 2009-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7665055B2 (en) | 2006-05-17 | 2010-02-16 | Nec Electronics Corporation | Semiconductor apparatus design method in which dummy line is placed in close proximity to signal line |
| US7761833B2 (en) | 2007-04-16 | 2010-07-20 | Nec Electronics Corporation | Semiconductor device and dummy pattern arrangement method |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3556647B2 (ja) * | 2001-08-21 | 2004-08-18 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US7909396B2 (en) * | 2004-01-08 | 2011-03-22 | Audiovox Corporation | Automobile entertainment system |
| US7435533B2 (en) * | 2004-06-14 | 2008-10-14 | Photronics, Inc. | Method of forming a semiconductor layer using a photomask reticle having multiple versions of the same mask pattern with different biases |
| US7396617B2 (en) | 2004-06-14 | 2008-07-08 | Photronics, Inc. | Photomask reticle having multiple versions of the same mask pattern with different biases |
| KR100744121B1 (ko) * | 2006-01-11 | 2007-08-01 | 삼성전자주식회사 | 반도체 기판의 처리 방법 |
| JP2008258425A (ja) | 2007-04-05 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 標準セルおよびこれを有する半導体装置 |
| US9005848B2 (en) * | 2008-06-17 | 2015-04-14 | Photronics, Inc. | Photomask having a reduced field size and method of using the same |
| US8075299B2 (en) * | 2008-10-21 | 2011-12-13 | Molecular Imprints, Inc. | Reduction of stress during template separation |
| US8652393B2 (en) * | 2008-10-24 | 2014-02-18 | Molecular Imprints, Inc. | Strain and kinetics control during separation phase of imprint process |
| US9005849B2 (en) * | 2009-06-17 | 2015-04-14 | Photronics, Inc. | Photomask having a reduced field size and method of using the same |
| KR102040292B1 (ko) * | 2016-07-28 | 2019-11-04 | 삼성에스디아이 주식회사 | 투명 도전체 및 이를 포함하는 디스플레이 장치 |
| KR20210030078A (ko) * | 2019-09-09 | 2021-03-17 | 삼성전자주식회사 | 광 근접 보정을 수행하는 방법 및 이를 이용한 리소그래피 마스크 제조 방법 |
| CN112509915B (zh) * | 2020-11-30 | 2024-02-02 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法、芯片键合结构 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3249317B2 (ja) | 1994-12-12 | 2002-01-21 | 富士通株式会社 | パターン作成方法 |
| JPH0927491A (ja) | 1995-07-10 | 1997-01-28 | Matsushita Electron Corp | 半導体装置 |
| JP2998832B2 (ja) | 1996-05-23 | 2000-01-17 | 日本電気株式会社 | 半導体装置のパターン形成方法 |
| JPH11307426A (ja) | 1998-04-22 | 1999-11-05 | Toshiba Corp | マスクパターンの補正方法と補正システム、及びこれらを用いた露光用マスクと半導体装置 |
| JP2000340568A (ja) | 1999-03-19 | 2000-12-08 | Toshiba Corp | 半導体装置 |
| JP3506645B2 (ja) | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3479024B2 (ja) * | 2000-03-28 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 電子線露光用マスク及びそのパターン設計方法 |
| JP3556647B2 (ja) * | 2001-08-21 | 2004-08-18 | 沖電気工業株式会社 | 半導体素子の製造方法 |
-
2002
- 2002-03-29 JP JP2002097163A patent/JP3556647B2/ja not_active Expired - Fee Related
- 2002-08-06 US US10/212,165 patent/US6884550B2/en not_active Expired - Fee Related
-
2005
- 2005-04-08 US US11/101,396 patent/US7157192B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569936B2 (en) | 2003-10-30 | 2009-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7161248B2 (en) | 2004-03-29 | 2007-01-09 | Fujitsu Limited | Multi-layer wiring structure with dummy patterns for improving surface flatness |
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| JPWO2005104198A1 (ja) * | 2004-04-22 | 2008-03-13 | 富士通株式会社 | 半導体基板およびその製造方法 |
| WO2005104198A1 (ja) * | 2004-04-22 | 2005-11-03 | Fujitsu Limited | 半導体基板およびその製造方法 |
| US7598522B2 (en) | 2004-04-22 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor substrate and production process thereof |
| JP4846570B2 (ja) * | 2004-04-22 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体基板および半導体装置の製造方法 |
| US8581249B2 (en) | 2004-04-22 | 2013-11-12 | Fujitsu Semiconductor Limited | Film thickness monitoring structure for semiconductor substrate |
| JP2008516443A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
| JP2008535239A (ja) * | 2005-04-04 | 2008-08-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 製造モニタを集積回路チップに付加する方法 |
| US7665055B2 (en) | 2006-05-17 | 2010-02-16 | Nec Electronics Corporation | Semiconductor apparatus design method in which dummy line is placed in close proximity to signal line |
| US7761833B2 (en) | 2007-04-16 | 2010-07-20 | Nec Electronics Corporation | Semiconductor device and dummy pattern arrangement method |
| US8072078B2 (en) | 2007-04-16 | 2011-12-06 | Renesas Electronics Corporation | Semiconductor device and dummy pattern arrangement method |
Also Published As
| Publication number | Publication date |
|---|---|
| US7157192B2 (en) | 2007-01-02 |
| US20050287797A1 (en) | 2005-12-29 |
| JP3556647B2 (ja) | 2004-08-18 |
| US6884550B2 (en) | 2005-04-26 |
| US20030039897A1 (en) | 2003-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003140319A (ja) | 半導体素子製造用マスク基板，及び，半導体素子の製造方法 | |
| JP4836304B2 (ja) | 半導体装置 | |
| JP2002261244A (ja) | 半導体装置及びその製造方法 | |
| US8008211B2 (en) | Pattern forming method, semiconductor device manufacturing apparatus and storage medium | |
| US12009212B2 (en) | Semiconductor device with reduced critical dimensions | |
| US20120028457A1 (en) | Metal Layer End-Cut Flow | |
| US7759182B2 (en) | Dummy active area implementation | |
| JP4330523B2 (ja) | スプリットゲート型フラッシュメモリ素子のダミー層の形成方法 | |
| US6617663B2 (en) | Methods of manufacturing semiconductor devices | |
| TWI502273B (zh) | 虛設圖案以及形成虛設圖案之方法 | |
| JP2010232669A (ja) | 半導体装置及び半導体製造方法 | |
| KR100691131B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20020036384A (ko) | 반도체 장치의 평탄화 방법 | |
| KR20100088292A (ko) | 반도체 소자의 미세 콘택홀 형성 방법 | |
| TW202301690A (zh) | 半導體結構及其形成方法 | |
| KR20060009419A (ko) | 반도체 소자의 제조방법 | |
| JPH0974136A (ja) | 半導体装置の製造方法 | |
| KR100935245B1 (ko) | 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법 | |
| US20100124819A1 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| US20170329887A1 (en) | Layout method of mask pattern, manufacturing method of a semiconductor device and exposure mask | |
| KR20090067707A (ko) | 반도체 소자 | |
| KR100769206B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR100671624B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| TW202004839A (zh) | 半導體元件製造方法 | |
| KR20070007468A (ko) | 반도체 장치의 제조 방법. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040512 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3556647 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |