KR100744121B1 - 반도체 기판의 처리 방법 - Google Patents
반도체 기판의 처리 방법 Download PDFInfo
- Publication number
- KR100744121B1 KR100744121B1 KR1020060003099A KR20060003099A KR100744121B1 KR 100744121 B1 KR100744121 B1 KR 100744121B1 KR 1020060003099 A KR1020060003099 A KR 1020060003099A KR 20060003099 A KR20060003099 A KR 20060003099A KR 100744121 B1 KR100744121 B1 KR 100744121B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- etching
- pattern
- process conditions
- semiconductor product
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000000758 substrate Substances 0.000 title claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 63
- 238000013386 optimize process Methods 0.000 claims abstract description 4
- 238000003672 processing method Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
Abstract
반도체 기판을 처리하여 소정의 반도체 제품의 식각 패턴을 형성함에 있어서, 반도체 제품의 식각 패턴의 패턴 밀도 정보를 읽어들인다. 그다음 패턴 밀도 정보를 반영하여 반도체 제품에 최적화된 공정 조건을 설정한다. 그리고 설정된 공정 조건에 따라서 반도체 기판을 처리하여 반도체 제품의 식각 패턴을 형성한다. 본 발명에 따르면, 공정 결과를 지속적으로 피드백하고 패턴 밀도를 반영하여 최적화된 공정 조건을 산출함으로써 다양한 종류의 반도체 제품들을 최적의 상태로 제조할 수 있다.
반도체, 패턴 밀도, 공정 조건
Description
도 1은 반도체 소자의 패턴 밀도와 식각 깊이와의 상관관계를 나타낸 그래프를 도시한 도면이다.
도 2a는 본 발명이 속하는 분야의 종래 기술에 따라 식각된 반도체 소자의 단면으로서 목표 식각 깊이보다 얕게 식각된 경우를 도시한 도면이다.
도 2b는 본 발명이 속하는 분야의 종래 기술에 따라 식각된 반도체 소자의 단면으로서 목표 식각 깊이보다 깊게 식각된 경우를 도시한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 식각 방법을 도시한 순서도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자의 식각 방법을 도시한 순서도이다.
반도체 소자를 제조함에 있어서, 대체로 하나의 공정 라인에서 여러 종류의 반도체 소자들을 제조하게 된다. 그러나 이렇게 여러 종류의 반도체 소자를 하나의 공정 라인에서 제조할 경우, 공정 조건을 모든 종류의 반도체 소자에 최적화시킬 수 없다는 한계가 있다. 따라서 일반적으로 여러 종류의 반도체 소자 중, 가장 생산량이 많은 반도체 소자에 최적화된 공정 조건을 설정하며, 생산량이 상대적으로 적은 반도체 소자는 최적화된 공정 조건에서 제조하기가 어려워진다. 이에따라 생산량이 상대적으로 적은 반도체 소자의 경우 제조 과정에서 불량이 발생할 가능성이 높아지고, 디자인 룰이 엄격해지는 최근의 추세에서는 더더욱 불량률이 높아지고 있다.
이와 같은 공정 조건 최적화의 문제는 특히 고유의 패턴 밀도를 갖고 있는 반도체 소자를 제조하기 위한 여러 종류의 반도체 기판들을 동일한 식각 조건에 따라 식각할 경우에 두드러진다. 여기서 패턴 밀도라 함은 반도체 소자에서 식각될 영역의 넓이를 반도체 소자 표면 전체의 면적으로 나눈 백분율로 정의될 수 있다. 도 1을 참조하면, 동일한 식각 조건 하에서 반도체 소자를 식각할 경우, 반도체 소자의 패턴 밀도가 증가할수록 반도체 소자의 식각 깊이가 선형적으로 감소하는 경향을 띠게 된다. 도 2a를 참조하면, 상대적으로 패턴 밀도가 높은 마스크 패턴(1)을 식각 마스크로 하여 실리콘층(2)을 포함하는 반도체 기판을 식각한 경우 목표 식각 깊이(D)에 비해 얕은 식각 깊이(D1)의 트렌치(trench)가 형성된다. 또한 도 2b를 참조하면, 상대적으로 패턴 밀도가 낮은 마스크 패턴(3)을 식각 마스크로 하여 실리콘층(4)을 포함하는 반도체 기판을 식각한 경우, 목표 식각 깊이(D)에 비해 깊은 식각 깊이(D2)의 트렌치가 형성된다. 결국 다양한 종류의 반도체 소자들을 일정한 깊이로 식각하는 것이 바람직함에도 불구하고, 상대적으로 생산량이 적은 반도 체 소자는 지나치게 깊게 식각 되거나 지나치게 얕게 식각되는 문제가 발생한다.
본 발명은 여러 종류의 반도체 소자 각각에 최적화된 식각 조건으로 반도체 소자를 식각하지 못함으로 인한 문제점을 해결하기 위하여 안출된 것이다. 또한 본 발명이 이루고자 하는 기술적 과제는 식각 공정에 대한 피드백을 통해 여러 종류의 반도체 소자들 각각의 패턴 밀도에 따라 최적화된 식각 조건을 설정함으로써, 반도체 소자의 식각 깊이가 불균일한 현상을 방지하는 것이다.
반도체 기판을 처리하여 소정의 반도체 제품의 식각 패턴을 형성함에 있어서, 상기 목적을 달성하기 위한 본 발명의 반도체 기판의 처리 방법에 따르면, 먼저 반도체 제품의 식각 패턴의 패턴 밀도 정보를 읽어들인다. 그다음 패턴 밀도 정보를 반영하여 반도체 제품에 최적화된 공정 조건을 설정한다. 그리고 설정된 공정 조건에 따라서 반도체 기판을 처리하여 반도체 제품의 식각 패턴을 형성한다.
이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다.
도 3은 본 발명의 제1 실시예에 따른 반도체 기판의 처리 방법을 도시한 순서도이다. 도 3을 참조하면, 반도체 제품의 식각 패턴의 패턴 밀도 정보를 읽어들인다.(301).
그다음 읽어들인 패턴 밀도 정보를 공정 조건에 반영한다(302). 바람직하게는 도 1에 도시된 패턴 밀도와 식각 깊이의 상관관계 그래프를 이용하여 특정한 패 턴 밀도에 대하여 목표 식각 깊이에 근접하기 위한 공정 조건을 계산할 수 있다. 또한 본 명세서에서 언급되는 공정 조건이라 함은 식각 챔버의 온도, 압력, 식각 기체의 양 또는 식각 시간 중 적어도 어느 하나 이상을 포함할 수 있다.
그리고 과거에 동일한 패턴 밀도를 갖는 반도체 제품의 식각 패턴 형성에 사용된 공정 조건 및 공정 결과를 피드백한다(303). 즉, 과거에 패턴 밀도 정보를 반영한 공정 조건에 따라 반도체 기판을 처리한 결과를 공정 조건에 반영하여 목표 식각 깊이에 좀더 근접한 공정 결과를 얻을 수 있다. 바람직하게는 과거에 상기 패턴 밀도를 반영한 공정 조건에 따라 반도체 기판을 처리하여 형성된 반도체 제품의 식각 패턴의 식각된 깊이를 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단한다. 그다음 오차 범위를 벗어나는 경우 식각된 깊이와 목표 식각 깊이의 차이값을 공정 조건에 반영하고, 벗어나지 않는 경우 차이값을 반영하지 않음으로써 피드백을 할 수 있다.
그다음 패턴 밀도를 반영하거나 패턴 밀도 및 과거에 처리한 반도체 제품의 공정 결과에 대한 피드백을 반영하여 반도체 제품에 최적화된 공정 조건을 설정한다(304).
그리고 반도체 제품에 최적화된 공정 조건에 따라 반도체 기판을 처리하여 식각 패턴을 형성한다(305)
이와 같이 패턴 밀도 또는 과거에 처리한 반도체 제품의 공정 결과에 대한 피드백을 반영함으로써 식각 패턴의 패턴 밀도가 동일한 반도체 기판을 처리할 때 목표 식각 깊이에 더 근접하도록 공정을 진행할 수 있다.
이하에서는 제1 실시예로부터 좀더 확장하여 여러 종류의 반도체 소자들이 포함된 반도체 소자 그룹에 대하여 식각 공정이 이루어지는 제2 실시예를 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 기판의 처리 방법을 도시한 순서도이다. 도 4를 참조하면, 여러 종류의 반도체 제품들을 포함하는 반도체 제품 그룹을 준비한다(401).
그다음 반도체 기판들을 기설정된 기본 공정 조건에 따라 순차로 처리하여 식각 패턴을 형성한다(402). 여기서 기본 공정 조건은 생산량이 제일 많은 반도체 소자에 최적화된 식각 조건일 수 있다.
그리고 형성된 식각 패턴들 각각의 식각 깊이가 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단한다(403)
그다음 오차 범위를 벗어나는 경우, 반도체 제품들에 최적화된 공정 조건을 새로 설정하고(404), 벗어나지 않는 경우 기본 공정 조건을 반도체 제품들에 최적화된 공정 조건으로 설정한다(405).
그다음 제1 반도체 기판을 준비하고(406), 제1 반도체 제품의 식각 패턴의 제1 패턴 밀도 정보를 읽어들인다(407)
그다음 읽어들인 제1 패턴 밀도 정보를 공정 조건에 반영한다(408). 바람직하게는 도 1에 도시된 패턴 밀도와 식각 깊이의 상관관계 그래프를 이용하여 특정한 패턴 밀도에 대하여 목표 식각 깊이에 근접하기 위한 공정 조건을 계산할 수 있다.
그리고 반도체 제품 그룹 중 제1 패턴 밀도와 동일한 패턴 밀도를 갖는 식각 패턴을 포함하는 반도체 제품에 최적화된 공정 조건 및 공정 결과를 피드백한다(409). 그다음 제1 반도체 제품에 최적화된 공정 조건을 설정한다(410).
그리고 제1 반도체 제품에 최적화된 공정 조건에 따라 제1 반도체 기판을 처리하여 식각 패턴을 형성한다(411).
바람직하게는 제1 반도체 제품의 식각 패턴을 형성한 후의 공정 결과를 다시 피드백할 수 있다. 즉, 제1 반도체 기판을 처리하여 형성된 반도체 제품의 식각 패턴의 식각된 깊이를 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단한다. 그다음 오차 범위를 벗어나는 경우 식각된 깊이와 목표 식각 깊이의 차이값을 공정 조건에 반영하고, 벗어나지 않는 경우 차이값을 반영하지 않음으로써 피드백을 할 수 있다.
이상과 같이 여러 종류의 반도체 제품들을 포함하는 반도체 제품 그룹의 공정 조건을 피드백하여 반도체 제품 그룹에 최적화된 공정 조건들을 설정함으로써 이후에 좀더 최적화된 조건하에서 다양한 종류의 반도체 제품들을 제조할 수 있다. 뿐만 아니라, 이후에도 계속 피드백을 함으로써 목표 식각 깊이에 더욱 근접해갈 수 있다.
이상 살펴본 바와 같이 본 발명에 따른 반도체 기판의 처리 방법은, 공정 결과를 지속적으로 피드백하고 패턴 밀도를 반영하여 최적화된 공정 조건을 산출함으로써 다양한 종류의 반도체 제품들을 최적의 상태로 제조할 수 있다.
Claims (8)
- 반도체 기판을 처리하여 소정의 반도체 제품의 식각 패턴을 형성함에 있어서,상기 반도체 제품의 식각 패턴의 패턴 밀도 정보를 읽어들이는 단계;상기 패턴 밀도 정보를 반영하는 단계;과거에 상기 패턴 밀도를 갖는 반도체 제품의 식각 패턴 형성에 사용된 공정 조건 및 공정 결과를 피드백하여 상기 반도체 제품에 최적화된 공정 조건을 설정하는 단계; 및상기 설정된 공정조건에 따라서 상기 반도체 기판을 처리하여 상기 반도체 제품의 식각 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 삭제
- 제1항에 있어서, 상기 피드백하여 최적화된 공정 조건을 설정하는 단계는,과거에 상기 패턴 밀도를 반영한 공정 조건에 따라 반도체 기판을 처리하여 형성된 반도체 제품의 식각 패턴의 식각된 깊이를 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단하는 단계;상기 오차 범위를 벗어나는 경우, 상기 식각된 깊이와 상기 목표 식각 깊이의 차이값을 반영하는 단계; 및상기 오차 범위를 벗어나지 않는 경우, 상기 차이값을 반영하지 않는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 제1항 또는 제3항에 있어서, 상기 공정 조건은 식각 챔버의 온도, 식각 챔버 내부 압력, 식각 기체의 양 또는 식각 시간 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 반도체 기판들을 처리하여 여러 종류의 반도체 제품들을 포함하는 반도체 제품 그룹의 식각 패턴을 형성함에 있어서,상기 반도체 기판들을 기설정된 기본 공정 조건에 따라 순차로 처리하여 상기 반도체 제품들의 식각 패턴을 형성하는 단계;상기 처리된 식각 패턴들 각각의 식각 깊이를 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단하는 단계;상기 오차 범위를 벗어나는 경우, 상기 반도체 제품들에 최적화된 공정 조건들을 새로 설정하는 단계;상기 오차 범위를 벗어나지 않는 경우, 상기 기본 공정 조건을 상기 반도체 제품들에 최적화된 공정 조건으로 설정하는 단계;제1 반도체 제품을 준비하는 단계;상기 제1 반도체 제품의 식각 패턴의 제1 패턴 밀도 정보를 읽어들이는 단계;상기 제1 패턴 밀도 정보를 반영하여 상기 제1 반도체 제품에 최적화된 공정 조건을 설정하는 단계; 및상기 설정된 공정 조건에 따라서 상기 제1 반도체 기판을 처리하여 상기 제1 반도체 제품의 식각 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 제5항에 있어서,상기 제1 반도체 제품에 최적화된 공정 조건을 설정하는 단계는,상기 제1 패턴 밀도 정보를 반영하는 단계; 및상기 반도체 제품 그룹 중 상기 제1 패턴 밀도와 동일한 패턴 밀도를 가지는 반도체 제품에 최적화된 공정 조건 및 공정 결과를 피드백하는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 제6항에 있어서, 제1 반도체 제품의 식각 패턴을 형성하는 단계 이후에,상기 제1 반도체 제품의 식각 패턴의 식각된 깊이를 목표 식각 깊이와 비교하여 오차 범위를 벗어나는지 판단하는 단계;상기 오차 범위를 벗어나는 경우, 상기 식각된 깊이와 상기 목표 식각 깊이 의 차이값을 반영하여 상기 제1 반도체 제품에 최적화된 공정 조건을 설정하는 단계; 및상기 오차 범위를 벗어나지 않는 경우, 상기 차이값을 반영하지 않는 단계;를 더 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
- 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 공정 조건은 식각 챔버의 온도, 식각 챔버 내부 압력, 식각 기체의 양 또는 식각 시간 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060003099A KR100744121B1 (ko) | 2006-01-11 | 2006-01-11 | 반도체 기판의 처리 방법 |
US11/651,863 US20070172968A1 (en) | 2006-01-11 | 2007-01-10 | Method of processing semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060003099A KR100744121B1 (ko) | 2006-01-11 | 2006-01-11 | 반도체 기판의 처리 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070074939A KR20070074939A (ko) | 2007-07-18 |
KR100744121B1 true KR100744121B1 (ko) | 2007-08-01 |
Family
ID=38286038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060003099A KR100744121B1 (ko) | 2006-01-11 | 2006-01-11 | 반도체 기판의 처리 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070172968A1 (ko) |
KR (1) | KR100744121B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100963805B1 (ko) * | 2008-05-08 | 2010-06-17 | 건국대학교 산학협력단 | 매칭 로직을 통한 전자소자 인쇄 방법 및 이를 이용한rfid 태그 제조 방법 |
CN107148661B (zh) * | 2014-10-17 | 2019-10-18 | 朗姆研究公司 | 包括用于可调气流控制的气体分流器的气体供应输送装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050068681A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 패턴 밀도에 따른 패턴 식각 시간 설정 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393976B1 (ko) * | 2001-06-09 | 2003-08-09 | 주식회사 하이닉스반도체 | 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법 |
JP3556647B2 (ja) * | 2001-08-21 | 2004-08-18 | 沖電気工業株式会社 | 半導体素子の製造方法 |
JP4753276B2 (ja) * | 2002-11-26 | 2011-08-24 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
US7127358B2 (en) * | 2004-03-30 | 2006-10-24 | Tokyo Electron Limited | Method and system for run-to-run control |
-
2006
- 2006-01-11 KR KR1020060003099A patent/KR100744121B1/ko not_active IP Right Cessation
-
2007
- 2007-01-10 US US11/651,863 patent/US20070172968A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050068681A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 패턴 밀도에 따른 패턴 식각 시간 설정 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20070074939A (ko) | 2007-07-18 |
US20070172968A1 (en) | 2007-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7314826B2 (en) | Semiconductor device and method of fabricating the same | |
JP5567084B2 (ja) | プラズマ処理システムにおけるエッチング耐性を最適にする方法 | |
CN108054115B (zh) | 刻蚀腔体的聚合物清洁方法 | |
JP5214596B2 (ja) | プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法 | |
US8901004B2 (en) | Plasma etch method to reduce micro-loading | |
CN101459074B (zh) | 刻蚀方法和双镶嵌结构的形成方法 | |
KR100743873B1 (ko) | 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술 | |
CN100429743C (zh) | 制造半导体器件的方法 | |
KR100744121B1 (ko) | 반도체 기판의 처리 방법 | |
US20090311870A1 (en) | Plasma etching method and plasma etching apparatus | |
US8110412B2 (en) | Integrated circuit wafer system with control strategy | |
CN109101756B (zh) | 一种冗余图形添加方法 | |
JP2009182059A (ja) | ドライエッチング方法 | |
US6699792B1 (en) | Polymer spacers for creating small geometry space and method of manufacture thereof | |
KR102542167B1 (ko) | 에칭 방법 및 플라즈마 처리 장치 | |
CN100517580C (zh) | 半导体器件栅极的制作方法及调整方法 | |
US9607847B1 (en) | Enhanced lateral cavity etch | |
TWI768860B (zh) | 沉積製程控制方法 | |
TWI544540B (zh) | A method for improving the sidewall roughness of silicon vias in TSV etching | |
KR101935607B1 (ko) | 반도체 장치의 제조 방법 | |
CN114465091B (zh) | Vcsel芯片的制备方法 | |
JP2020126899A5 (ko) | ||
CN101728253A (zh) | 一种半导体器件栅极的制作方法及调整方法 | |
KR100469909B1 (ko) | 포토레지스트 패턴 리사이징 방법 | |
CN105047590A (zh) | 一种具有蓝宝石薄片的光谱反射计 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
LAPS | Lapse due to unpaid annual fee |