CN112509915B - 半导体器件及其制作方法、芯片键合结构 - Google Patents

半导体器件及其制作方法、芯片键合结构 Download PDF

Info

Publication number
CN112509915B
CN112509915B CN202011378733.0A CN202011378733A CN112509915B CN 112509915 B CN112509915 B CN 112509915B CN 202011378733 A CN202011378733 A CN 202011378733A CN 112509915 B CN112509915 B CN 112509915B
Authority
CN
China
Prior art keywords
layer
metal layer
opening
auxiliary
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011378733.0A
Other languages
English (en)
Other versions
CN112509915A (zh
Inventor
曾甜
占迪
刘天建
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Integrated Circuit Co.,Ltd.
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202011378733.0A priority Critical patent/CN112509915B/zh
Priority to PCT/CN2020/136623 priority patent/WO2022110348A1/zh
Priority to US18/250,633 priority patent/US20230411435A1/en
Publication of CN112509915A publication Critical patent/CN112509915A/zh
Application granted granted Critical
Publication of CN112509915B publication Critical patent/CN112509915B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体器件及其制作方法、芯片键合结构，包括：提供键合的第一晶圆和第二晶圆；形成位于第二衬底上的图形化的绝缘层，图形化的绝缘层具有均暴露出第二衬底的第一开孔和辅助开孔；形成保护层，保护层填充部分深度的辅助开孔以及覆盖第一开孔的侧壁；形成硅通孔；形成第二金属层，第二金属层包括互连金属层和辅助金属层，互连金属层填充硅通孔且与第一金属层电连接；辅助金属层填充辅助开孔。本发明中，辅助金属层的形成工艺兼容了TSV工艺，不需要增加额外的工艺，在不增加成本的情况下形成辅助金属层，使第二晶圆表面的图形密度(金属分布密度)趋于均匀，提高了化学机械研磨均匀性，从而提高CMP后晶圆表面的平整度。

Description

半导体器件及其制作方法、芯片键合结构
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制作方法、芯片键合结构。
背景技术
在半导体技术中，化学机械研磨(Chemical Mechanical Polishing，CMP)是目前超大规模集成电路阶段中用于平坦化晶圆表面重要工艺手段。高平整度的晶圆形貌会大大降低后续工艺难度，可提高后续工艺的精准度、稳定性等。CMP通常借助抛光液的化学腐蚀作用以及超微粒子的研磨作用，在被研磨的介质表面上形成光洁平坦的表面。然而，不断降低的工艺尺寸使CMP面临着巨大的挑战。在某些特殊设计图形中，例如含硅通孔的工艺，硅通孔中通常填充金属铜，硅通孔所在晶圆顶面金属密度偏大，待研磨的晶圆表面存在不同的图形密度(例如不同的金属密度)，CMP工艺处理不同的图形密度存在差异性较大的研磨速率，从而影响CMP后晶圆表面的平整度。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、芯片键合结构，提高了化学机械研磨均匀性，从而提高CMP后晶圆表面的平整度。
本发明提供一种半导体器件的制作方法，包括：
提供键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二晶圆包括第二衬底；
形成位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；
形成保护层，所述保护层填充部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
形成硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；
形成第二金属层，所述第二金属层包括互连金属层和辅助金属层，所述互连金属层填充所述硅通孔且与所述第一金属层电连接；所述辅助金属层填充所述辅助开孔；
化学机械研磨所述第二金属层和所述图形化的绝缘层，以平坦化所述第二晶圆的表面。
进一步的，所述辅助开孔分布在所述图形化的绝缘层中所述第一开孔未分布或分布稀疏的区域，使所述图形化的绝缘层中，由所述第一开孔和所述辅助开孔构成的开孔分布趋于均匀。
进一步的，所述图形化的绝缘层中具有若干个间隔设置的所述第一开孔，相邻的所述第一开孔之间设置有所述辅助开孔。
进一步的，形成所述保护层，包括：
沉积初始保护层，所述初始保护层填充所述辅助开孔且覆盖所述第一开孔的侧壁与底面以及所述图形化的绝缘层的上表面；
执行无掩膜刻蚀，以去除位于所述第一开孔的底面和所述图形化的绝缘层上的所述初始保护层，还去除位于所述辅助开孔中的部分厚度的所述初始保护层，剩余的所述初始保护层即为所述保护层。
进一步的，为在垂直于所述第二衬底的截面上，所述辅助开孔的截面宽度为W，所述初始保护层在所述第一开孔的侧壁沉积的厚度为h，2h≥W。
进一步的，形成所述硅通孔具体包括：
形成初始开孔，所述初始开孔贯穿所述第一开孔正下方的所述第二衬底；
形成隔离层，所述隔离层覆盖所述初始开孔的侧壁、底面以及所述辅助开孔的侧壁、底面；
刻蚀位于初始开孔底部的所述隔离层、所述第二晶圆的第二介质层以及部分厚度的所述第一介质层至暴露出所述第一金属层，形成所述硅通孔。
进一步的，化学机械研磨所述第二金属层和所述图形化的绝缘层的步骤中，研磨去除部分厚度或全部厚度的所述辅助金属层。
进一步的，所述辅助金属层作为对准标记。
进一步的，所述辅助金属层的形状包括：十字形状、矩形、L形、条形或三角形中的任意一种或两种以上的组合。
本发明还提供一种半导体器件，包括：
键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二晶圆包括第二衬底；
位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；
保护层，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；
第二金属层，所述第二金属层至少包括互连金属层，所述互连金属层填充在所述硅通孔中且与所述第一金属层电连接。
进一步的，所述保护层填满所述辅助开孔，所述第二金属层仅包括所述互连金属层。
进一步的，所述保护层填充部分深度的所述辅助开孔，所述第二金属层还包括辅助金属层，所述辅助金属层位于所述保护层上方以填充剩余深度的所述辅助开口。
本发明还提供一种芯片键合结构，包括：
键合的第一芯片和第二芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二芯片包括第二衬底；
位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；
保护层，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二芯片和部分厚度的所述第一介质层暴露出所述第一金属层；
第二金属层，所述第二金属层至少包括互连金属层，所述互连金属层填充在所述硅通孔中且与所述第一金属层电连接。
进一步的，所述保护层填满所述辅助开孔，所述第二金属层仅包括所述互连金属层。
进一步的，所述保护层填充部分深度的所述辅助开孔，所述第二金属层还包括辅助金属层，所述辅助金属层位于所述保护层上方以填充剩余深度的所述辅助开口。
与现有技术相比，本发明具有如下有益效果：
本发明提供的半导体器件及其制作方法、芯片键合结构中，包括：提供键合的第一晶圆和第二晶圆；形成位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；形成保护层，所述保护层填充部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；形成硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；形成第二金属层，所述第二金属层包括互连金属层和辅助金属层，所述互连金属层填充所述硅通孔且与所述第一金属层电连接；所述辅助金属层填充所述辅助开孔。本发明中，辅助金属层的形成工艺兼容了硅通孔(TSV)工艺，图形化的绝缘层同步形成了第一开孔和辅助开孔，保护层、第二金属层的形成工艺均兼顾了辅助金属层的形成和硅通孔(TSV)工艺，不需要增加额外的工艺，在不增加成本的情况下形成辅助金属层，使第二晶圆表面的图形密度(金属分布密度)趋于均匀，提高了化学机械研磨均匀性，从而提高CMP后晶圆表面的平整度。
附图说明
图1为本发明实施例的半导体器件的制作方法流程示意图。
图2为本发明实施例的半导体器件形成图形化的绝缘层示意图。
图3a为本发明实施例的半导体器件形成保护层示意图。
图3b为图3a的顶部局部放大示意图。
图4为本发明实施例的半导体器件执行无掩膜刻蚀后的示意图。
图5为本发明实施例的半导体器件形成形成初始开孔示意图。
图6为本发明实施例的半导体器件形成隔离层示意图。
图7为本发明实施例的半导体器件形成硅通孔后的示意图。
图8a为本发明实施例的半导体器件保留辅助开孔中的部分厚度的辅助金属层的示意图。
图8b为图8a的右上角局部放大示意图。
图8c为本发明实施例的半导体器件形成金属层后俯视示意图。
图9a为本发明实施例的半导体器件研磨去除辅助开孔中全部厚度的辅助金属层的示意图。
图9b为图9a的右上角局部放大示意图。
其中，附图标记如下：
10-第一晶圆；11-第一衬底；12-第一介质层；13-第一金属层；20-第二晶圆；21-第二衬底；22-第二介质层；A-键合层；23-图形化的绝缘层；24-保护层；25-隔离层；26-第二金属层；26a-互连金属层；26b-辅助金属层；
具体实施方式
本发明实施例提供了一种半导体器件及其制作方法、芯片键合结构。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件的制作方法，如图1所示，包括：
提供键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二晶圆包括第二衬底；
形成位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；
形成保护层，所述保护层填充部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
形成硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；
形成第二金属层，所述第二金属层包括互连金属层和辅助金属层，所述互连金属层填充所述硅通孔且与所述第一金属层电连接；所述辅助金属层填充所述辅助开孔；
化学机械研磨所述第二金属层和所述图形化的绝缘层，以平坦化所述第二晶圆的表面。
下面结合图2至图7详细介绍本发明实施例的半导体器件的制作方法的各步骤。
如图2所示，提供键合的第一晶圆10和第二晶圆20，所述第一晶圆10包括第一衬底11、位于所述第一衬底11上的第一介质层12和嵌设于所述第一介质层12中的第一金属层13。所述第二晶圆20包括第二衬底21、位于所述第二衬底21上的第二介质层22和嵌设于第二介质层22中的金属层(未示出)，嵌设于第二介质层22中的金属层实现第二晶圆20内部的电信号互连。应当理解，根据实际需要，也可以将第二晶圆20中的金属层的电信号通过硅通孔以及硅通孔中的互连层引至第二晶圆20的顶面。第一介质层12面向第二介质层22键合，形成键合层A，键合层A的材质例如为氮化硅。在一示例中，可以在第一介质层12上形成第一键合层，第二介质层22上形成第二键合层，第一键合层和第二键合层接触并键合，接触面称之为键合界面，第一键合层和第二键合层构成键合层A。在另一示例中，也可仅在第一介质层12或第二介质层22任意一个的表面形成键合层A。第一晶圆10和第二晶圆20的键合可为金属对金属，介质层对介质层的混合键合。
本发明实施方式中，第一衬底11和第二衬底21均可以为半导体衬底，可由适合于半导体器件的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种器件结构(不限于半导体器件结构)，例如栅极结构等等。
形成位于所述第二衬底21上的图形化的绝缘层23，所述图形化的绝缘层23具有第一开孔V1和辅助开孔V2，所述第一开孔V1和辅助开孔V2均暴露出所述第二衬底，所述第一开孔V1位于所述第一金属层13的上方。所述图形化的绝缘层23例如包括氧化硅层和/或氮化硅层。
所述第一晶圆10可包括一个或若干(≥2)个所述第一金属层13，所述第一开孔V1与所述第一金属层13对应设置，用于将第一金属层13通过硅通孔引出。所述辅助开孔V2分布在所述图形化的绝缘层23中所述第一开孔V1未分布或分布稀疏的区域，使所述图形化的绝缘层23中，由所述第一开孔V1和所述辅助开孔V2构成的开孔分布趋于均匀，开孔中后续填充金属，最终使第二晶圆20表面的图形密度(金属分布密度)趋于均匀。示例性的，所述图形化的绝缘层中23具有若干个间隔设置的所述第一开孔V1，相邻的所述第一开孔V1之间设置有所述辅助开孔V2。
如图3a、图3b和图4所示，形成保护层，所述保护层填充部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁。具体的，如图3a和图3b所示，沉积初始保护层24’，所述初始保护层24’填充所述辅助开孔V2且覆盖所述第一开孔V1的侧壁与底面以及图形化的绝缘层23的上表面。初始保护层24’例如为氧化硅层、氮化硅层、氧氮化硅层、碳化硅层、聚乙烯醇或有机抗蚀薄膜中的任意一种或两种以上的组合。在垂直于第二衬底21的截面上，辅助开孔V2的截面宽度为W。为保证初始保护层24’能完全填充辅助开孔V2(dummy hole)，辅助开孔的关键尺寸例如为辅助开孔的截面宽度W，所述初始保护层24’在所述第一开孔V1的侧壁沉积的厚度为h，需满足2h≥W，以保证所述辅助开孔V2中横向(平行于第二衬底21的方向)填满所述初始保护层24’。最终使后续刻蚀工艺中，辅助开孔V2下方的衬底21有保护层的保护从而不被刻蚀掉。
如图4所示，执行无掩膜刻蚀，刻蚀去除位于所述第一开孔V1的底部的初始保护层24’以及位于图形化的绝缘层23上表面的初始保护层24’，此过程中位于辅助开孔V2中的初始保护层24’有部分厚度的损耗，剩余的所述初始保护层即为所述保护层24。
如图4和图5所示，形成初始开孔V3，所述初始开孔V3贯穿所述第一开孔V1正下方的所述第二衬底21，暴露出第二介质层22。
如图6所示，形成隔离层25，所述隔离层25覆盖所述初始开孔V3的侧壁、底面以及所述辅助开孔V2的侧壁和底面。具体的，可采用化学气相沉积工艺形成隔离层。
如图7所示，进行无掩膜刻蚀，刻蚀位于初始开孔V3底部的隔离层、所述第二介质层22、键合层A和部分厚度的所述第一介质层12暴露出所述第一金属层13，形成硅通孔V4；此过程中，位于辅助开孔V2底部的隔离层也被顺带刻蚀去除。所述隔离层25阻挡后续形成的互连金属层扩散到第二衬底21中。所述隔离层25例如包括氮化钛和/或氮化硅层。
图8a为本发明实施例的半导体器件保留辅助开孔中的部分厚度的辅助金属层的示意图。图8b为图8a的右上角局部放大示意图。图8c为本发明实施例的半导体器件形成金属层后俯视示意图。图8a为图8c中BB’处的剖面示意图。如图8a、8b和图8c所示，形成第二金属层26，所述第二金属层26包括互连金属层26a和辅助金属层(dummy metal)26b，所述互连金属层26a填充所述硅通孔V4且与所述第一金属层13电连接；所述辅助金属层26b填充所述辅助开孔V2。接着，化学机械研磨(CMP)第二晶圆20的顶面，使其平坦化。所述第二金属层26的材质例如为铜。所述互连金属层26a可通过电镀的工艺形成。
化学机械研磨(CMP)可以通过控制研磨时间保留辅助开孔V2中的部分厚度的辅助金属层(dummy metal)26b，如图8a和8b所示；也可直接研磨去除辅助开孔V2中全部厚度的辅助金属层(dummy metal)26b，如图9a和9b所示。根据实际情况配置，两种研磨均因辅助金属层26b的存在，使第二晶圆20的顶面的图形密度(例如金属密度)趋于均匀，从而提高了研磨均匀性。
辅助金属层(dummy metal)26b也可作为对准标记(例如图中26b’)。将辅助金属层(dummy metal)26b设计成特定的金属层标记图案，辅助金属层(dummy metal)26b的形状例如为：十字形状(例如图中26b’)、矩形、L形、条形或三角形中的任意一种或两种以上的组合。为后续的工艺提供对准图形，例如硅通孔CMP后的厚度量测、缺陷扫描都需要对准图形来辅助前层图案的对准。
本发明实施例中，辅助金属层26b形成在位于第二衬底21上方的图形化的绝缘层23中。研究过程中发现，若将辅助金属层形成在位于衬底中的多个开孔中，会带来衬底附加应力以及缺陷。本实施例辅助金属层26b形成在图形化的绝缘层23中的若干个辅助开孔V2中，避免了给第二衬底21带来附加应力和缺陷。
本发明实施例中，辅助金属层26b的形成过程是和硅通孔V4的形成、填充以及研磨同步进行的，不需要增加额外的工艺，在不增加成本的情况下形成辅助金属层26b，使第二晶圆20的表面的图形密度(例如金属分布密度)趋于均匀，兼容了硅通孔(TSV)工艺并提高了化学机械研磨均匀性均匀性，从而提高CMP后晶圆表面的平整度。辅助金属层26b也可作为对准标记，为后续工艺提供对准图案。
本发明还提供一种半导体器件，如图8a、8b、8c、9a和图9b所示，包括：
键合的第一晶圆10和第二晶圆20，所述第一晶圆包括第一衬底11、位于所述第一衬底上的第一介质层12和嵌设于所述第一介质层中的第一金属层13；所述第二晶圆包括第二衬底21；
位于所述第二衬底上的图形化的绝缘层23，所述图形化的绝缘层具有均暴露出所述第二衬底21的第一开孔V1和辅助开孔V2，所述第一开孔V1位于所述第一金属层13的上方；
保护层24，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔V4，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层13；
第二金属层26，所述第二金属层至少包括互连金属层26a，所述互连金属层填充所述硅通孔且与所述第一金属层电连接。
上述形成方法中，由于经过化学机械研磨(CMP)，可以通过控制研磨时间保留辅助开孔V2中的部分厚度的辅助金属层(dummy metal)26b，也可直接研磨去除辅助开孔V2中全部厚度的辅助金属层(dummy metal)26b，根据实际情况配置，两种研磨均因辅助金属层26b的存在，使第二晶圆20的顶面的图形密度(例如金属密度)趋于均匀，从而提高了研磨均匀性。
对应地，形成的所述半导体结构包括两种情况：第一种情况中，如图8a和图8b所示，所述保护层24填充部分深度的所述辅助开孔，所述第二金属层26还包括辅助金属层26b，所述辅助金属层26b位于所述保护层24上方以填充剩余深度的所述辅助开口。第二种情况中，如图9a和图9b所示，所述保护层24填满所述辅助开孔，所述第二金属层仅包括所述互连金属层26a。
本申请的辅助开孔V2中填充有保护层24，相对于在辅助开孔中全部填充金属层的设计，本申请能改善晶圆的形变影响，进而有利于提升半导体器件的良率；另外在某些具体应用中，例如在背照式图像传感器中的应用，辅助开口中要避免金属材料的出现以减少对器件的光吸收的影响，此时辅助开口中仅保留保护层。
本发明还提供一种芯片键合结构，包括：
键合的第一芯片和第二芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二芯片包括第二衬底；
位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方；
保护层，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二芯片和部分厚度的所述第一介质层暴露出所述第一金属层；
第二金属层，所述第二金属层至少包括互连金属层，所述互连金属层填充在所述硅通孔中且与所述第一金属层电连接。
进一步的，所述保护层填满所述辅助开孔，所述第二金属层仅包括所述互连金属层。
进一步的，所述保护层填充部分深度的所述辅助开孔，所述第二金属层还包括辅助金属层，所述辅助金属层位于所述保护层上方以填充剩余深度的所述辅助开口。
本发明中的芯片键合结构为上述介绍的半导体器件划片后的结构，上述图8a、8b、9a和图9b显示了对应芯片键合结构的示意图。
综上所述，本发明提供了一种半导体器件及其制作方法、芯片键合结构，包括：提供键合的第一晶圆和第二晶圆；形成位于第二衬底上的图形化的绝缘层，图形化的绝缘层具有均暴露出第二衬底的第一开孔和辅助开孔；形成保护层，保护层填充部分深度的辅助开孔以及覆盖第一开孔的侧壁；形成硅通孔；形成第二金属层，第二金属层包括互连金属层和辅助金属层，互连金属层填充硅通孔且与第一金属层电连接；辅助金属层填充辅助开孔。本发明中，辅助金属层的形成工艺兼容了TSV工艺，不需要增加额外的工艺，在不增加成本的情况下形成辅助金属层，使第二晶圆表面的图形密度(金属分布密度)趋于均匀，提高了化学机械研磨均匀性，从而提高CMP后晶圆表面的平整度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (14)

1.一种半导体器件的制作方法，其特征在于，包括：
提供键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二晶圆包括第二衬底；
形成位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方，所述辅助开孔分布在所述图形化的绝缘层中所述第一开孔未分布或分布稀疏的区域，使所述图形化的绝缘层中由所述第一开孔和所述辅助开孔构成的开孔分布趋于均匀；
形成保护层，所述保护层填充部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
形成硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；
形成第二金属层，所述第二金属层包括互连金属层和辅助金属层，所述互连金属层填充所述硅通孔且与所述第一金属层电连接；所述辅助金属层填充所述辅助开孔；
化学机械研磨所述第二金属层和所述图形化的绝缘层，以平坦化所述第二晶圆的表面。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述图形化的绝缘层中具有若干个间隔设置的所述第一开孔，相邻的所述第一开孔之间设置有所述辅助开孔。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述保护层，包括：
沉积初始保护层，所述初始保护层填充所述辅助开孔且覆盖所述第一开孔的侧壁与底面以及所述图形化的绝缘层的上表面；
执行无掩膜刻蚀，以去除位于所述第一开孔的底面和所述图形化的绝缘层上的所述初始保护层，还去除位于所述辅助开孔中的部分厚度的所述初始保护层，剩余的所述初始保护层即为所述保护层。
4.如权利要求3所述的半导体器件的制作方法，其特征在于，在垂直于所述第二衬底的截面上，所述辅助开孔的截面宽度为W，所述初始保护层在所述第一开孔的侧壁沉积的厚度为h，2h≥W。
5.如权利要求1至4任意一项所述的半导体器件的制作方法，其特征在于，形成所述硅通孔具体包括：
形成初始开孔，所述初始开孔贯穿所述第一开孔正下方的所述第二衬底；
形成隔离层，所述隔离层覆盖所述初始开孔的侧壁、底面以及所述辅助开孔的侧壁、底面；
刻蚀位于初始开孔底部的所述隔离层、所述第二晶圆的第二介质层以及部分厚度的所述第一介质层至暴露出所述第一金属层，形成所述硅通孔。
6.如权利要求1至4任意一项所述的半导体器件的制作方法，其特征在于，化学机械研磨所述第二金属层和所述图形化的绝缘层的步骤中，研磨去除部分厚度或全部厚度的所述辅助金属层。
7.如权利要求1至4任意一项所述的半导体器件的制作方法，其特征在于，所述辅助金属层作为对准标记。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述辅助金属层的形状包括：十字形状、矩形、L形、条形或三角形中的任意一种或两种以上的组合。
9.一种半导体器件，其特征在于，包括：
键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二晶圆包括第二衬底；
位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方，所述辅助开孔分布在所述图形化的绝缘层中所述第一开孔未分布或分布稀疏的区域，使所述图形化的绝缘层中由所述第一开孔和所述辅助开孔构成的开孔分布趋于均匀；
保护层，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二晶圆和部分厚度的所述第一介质层暴露出所述第一金属层；
第二金属层，所述第二金属层至少包括互连金属层，所述互连金属层填充在所述硅通孔中且与所述第一金属层电连接。
10.如权利要求9所述的半导体器件，其特征在于，所述保护层填满所述辅助开孔，所述第二金属层仅包括所述互连金属层。
11.如权利要求9所述的半导体器件，其特征在于，所述保护层填充部分深度的所述辅助开孔，所述第二金属层还包括辅助金属层，所述辅助金属层位于所述保护层上方以填充剩余深度的所述辅助开孔。
12.一种芯片键合结构，其特征在于，包括：
键合的第一芯片和第二芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；所述第二芯片包括第二衬底；
位于所述第二衬底上的图形化的绝缘层，所述图形化的绝缘层具有均暴露出所述第二衬底的第一开孔和辅助开孔，所述第一开孔位于所述第一金属层的上方，所述辅助开孔分布在所述图形化的绝缘层中所述第一开孔未分布或分布稀疏的区域，使所述图形化的绝缘层中由所述第一开孔和所述辅助开孔构成的开孔分布趋于均匀；
保护层，所述保护层填充至少部分深度的所述辅助开孔以及覆盖所述第一开孔的侧壁；
硅通孔，所述硅通孔贯穿所述保护层暴露出的所述第一开孔下方的所述第二芯片和部分厚度的所述第一介质层暴露出所述第一金属层；
第二金属层，所述第二金属层至少包括互连金属层，所述互连金属层填充在所述硅通孔中且与所述第一金属层电连接。
13.如权利要求12所述的芯片键合结构，其特征在于，所述保护层填满所述辅助开孔，所述第二金属层仅包括所述互连金属层。
14.如权利要求12所述的芯片键合结构，其特征在于，所述保护层填充部分深度的所述辅助开孔，所述第二金属层还包括辅助金属层，所述辅助金属层位于所述保护层上方以填充剩余深度的所述辅助开孔。
CN202011378733.0A 2020-11-30 2020-11-30 半导体器件及其制作方法、芯片键合结构 Active CN112509915B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011378733.0A CN112509915B (zh) 2020-11-30 2020-11-30 半导体器件及其制作方法、芯片键合结构
PCT/CN2020/136623 WO2022110348A1 (zh) 2020-11-30 2020-12-15 半导体器件及其制作方法、芯片键合结构
US18/250,633 US20230411435A1 (en) 2020-11-30 2020-12-15 Semiconductor device and manufacturing method therefor, and chip bonding structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011378733.0A CN112509915B (zh) 2020-11-30 2020-11-30 半导体器件及其制作方法、芯片键合结构

Publications (2)

Publication Number Publication Date
CN112509915A CN112509915A (zh) 2021-03-16
CN112509915B true CN112509915B (zh) 2024-02-02

Family

ID=74968760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011378733.0A Active CN112509915B (zh) 2020-11-30 2020-11-30 半导体器件及其制作方法、芯片键合结构

Country Status (3)

Country Link
US (1) US20230411435A1 (zh)
CN (1) CN112509915B (zh)
WO (1) WO2022110348A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394185A (zh) * 2021-06-10 2021-09-14 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片
CN113257779B (zh) * 2021-07-08 2021-09-24 广东省大湾区集成电路与系统应用研究院 基于fdsoi的背偏压控制的芯片结构及其制造方法
CN113809066B (zh) * 2021-09-16 2023-10-24 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403466B1 (en) * 2001-03-13 2002-06-11 Advanced Micro Devices, Inc. Post-CMP-Cu deposition and CMP to eliminate surface voids
CN102437104A (zh) * 2011-11-28 2012-05-02 上海华力微电子有限公司 具有部分冗余通孔的集成电路制作方法及集成电路
CN102779782A (zh) * 2012-08-16 2012-11-14 上海华力微电子有限公司 双大马士革浅冗余金属制备工艺

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556647B2 (ja) * 2001-08-21 2004-08-18 沖電気工業株式会社 半導体素子の製造方法
KR20030092520A (ko) * 2002-05-30 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 배선 형성 방법
EP1537600A1 (en) * 2002-09-04 2005-06-08 Koninklijke Philips Electronics N.V. Method for fabrication of in-laid metal interconnects
US8129095B2 (en) * 2009-04-08 2012-03-06 International Business Machines Corporation Methods, photomasks and methods of fabricating photomasks for improving damascene wire uniformity without reducing performance
CN102543858A (zh) * 2012-02-28 2012-07-04 上海华力微电子有限公司 一种改善w-cmp后表面平坦性的制造方法
CN109148361B (zh) * 2018-08-28 2019-08-23 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403466B1 (en) * 2001-03-13 2002-06-11 Advanced Micro Devices, Inc. Post-CMP-Cu deposition and CMP to eliminate surface voids
CN102437104A (zh) * 2011-11-28 2012-05-02 上海华力微电子有限公司 具有部分冗余通孔的集成电路制作方法及集成电路
CN102779782A (zh) * 2012-08-16 2012-11-14 上海华力微电子有限公司 双大马士革浅冗余金属制备工艺

Also Published As

Publication number Publication date
CN112509915A (zh) 2021-03-16
US20230411435A1 (en) 2023-12-21
WO2022110348A1 (zh) 2022-06-02

Similar Documents

Publication Publication Date Title
CN112509915B (zh) 半导体器件及其制作方法、芯片键合结构
US8008127B2 (en) Method of fabricating an integrated circuit having a multi-layer structure with a seal ring
US20030210103A1 (en) Multi-level conductive lines with reduced pitch
JPH05206290A (ja) 多層相互接続集積回路用ビア形成方法
US10784152B2 (en) Method of making an interconnection between wafers after wafer level stacking, based on 3D-IC technology
JPH06310478A (ja) 表面平坦化法
CN109994444B (zh) 晶片键合结构及其制作方法
JPH118295A (ja) 半導体装置及びその製造方法
US6396146B2 (en) Semiconductor device and its manufacturing method
US20210175117A1 (en) Metal lead, semiconductor device and methods of fabricating the same
KR100388765B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JPH11150114A (ja) 半導体装置及びその製造方法
JP2001284451A (ja) 二次元波形構造の製造方法
JP2002299433A (ja) 半導体素子の素子分離膜形成方法
KR100363093B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법
US20090267237A1 (en) Method for manufacturing a semiconductor device
KR20030026838A (ko) 반도체장치의 제조방법
US8669661B2 (en) Metal line and via formation using hard masks
CN111162041A (zh) 半导体结构及其形成方法
US6331471B1 (en) Method for improving peeling issues during fabrication of integrated circuits
CN112435977B (zh) 半导体器件及其制作方法
JPH0758104A (ja) 半導体装置の製造方法
US6159759A (en) Method to form liquid crystal displays using a triple damascene technique
JP2005285904A (ja) 半導体ウェーハ及びその製造方法
TW468237B (en) Improving method for peeling issue in the integrated circuit processing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd.

Country or region after: China

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China