TWI502273B - 虛設圖案以及形成虛設圖案之方法 - Google Patents

Description

虛設圖案以及形成虛設圖案之方法

本發明係有關於一種虛設圖案以及形成虛設圖案之方法，尤指一種用於平坦化製程的虛設圖案以及形成虛設圖案之方法。

隨著半導體製程的進步，積體電路中各元件以及連接各元件的配線之尺寸係不斷縮小，而為了形成具有高精確度的細小圖案，基底表面的平坦性要求也隨之提升。習知技術中，常以化學機械研磨(chemical mechanical polishing，以下簡稱為CMP)製程作為主要的平坦化製程，而CMP製程的研磨結果，對後續形成的圖案影響甚鉅。詳細地說，在進行CMP製程時，低圖案密度區域的研磨速率係高於高圖案密度區域的研磨速率。因此，圖案密度不同的區域在CMP製程後係獲得不同的厚度，亦即獲得不平坦的表面。除厚度不同之外，不平坦的基底表面更導致後續形成的圖案尺寸誤差與關鍵尺寸的均勻性(critical dimension uniformity，CDU)不良等嚴重的問題。而圖案密度不同對於半導體製程的影響，更不限於CMP製程中。如熟習該技藝中具通常知識者所知，圖案密度的不同亦有可能在圖案化製程，例如蝕刻製程中，造成蝕刻過度或蝕刻不完全等負面影響。

為了解決上述問題，習知技術係已發展出在低圖案密度區域中亂數設置虛設圖案的方法。藉由增加虛設圖案，可在基底上得到較為平均的圖案密度，並藉以改善CMP製程的均勻度與平坦化效果，以及蝕刻製程的蝕刻結果。

然而，習知技術中在低圖案密度區域中設置之虛設圖案，係為呈陣列(array)排列，且具有相同大小與相同形狀的圖案。雖然虛設圖案可改善低圖案密區域與高圖案密度區域的密度差異，但隨著積體電路設計的複雜化，晶圓上分佈著更多具有不同圖案密度的區域，使得虛設圖案對於圖案密度差異的改善效果有限，甚至使得虛設圖案對於圖案密度差異的改善效果下降。此外，習知的虛設圖案尚具有對於基底上不同圖案密度區域之間產生的應力抵抗不足、拉長光學鄰近效應修正(optical proximity correction，OPC)等缺點。

因此，半導體製程中仍需要一種新的虛設圖案以及形成虛設圖案之方法。

因此，本發明之一目的係在於提供一種可改善製程均勻度結果之虛設圖案以及形成虛設圖案之方法。

根據本發明所提供之申請專利範圍，係提供一種形成虛設圖案之方法，該方法首先提供一佈局區域，該佈局區域內係包含一佈局圖案，且該佈局圖案具有一第一密度。接下來於該佈局圖案中插入複數個第一虛設圖案，該等第一虛設圖案具有一第二密度，且該第二密度係對應於該第一密度。隨後，分割該佈局區域以定義複數個子區域，該等子區域係分別具有一第三密度。待獲得該第三密度後，係根據該第三密度與該第二密度之差異調整該等第一虛設圖案之大小。最後，將該佈局圖案與該等第一虛設圖案輸出至一光罩上。

根據本發明所提供之申請專利範圍，另提供一種具有虛設圖案之半導體佈局。該半導體佈局包含有一元件佈局圖案、複數個四邊形第一虛設圖案、以及複數個四邊形第二虛設圖案。該等第一虛設圖案分別具有一第一尺寸；而該等四邊形第二虛設圖案分別具有不同(varied)之一第二尺寸。

根據本發明所提供之虛設圖案與形成虛設圖案之方法，係可根據該佈局圖案之該第一密度形成具有該第二密度之該第一虛設圖案，以第一步均化高低圖案密度之差異。接下來採用分區檢視的概念，更分割佈局區域以定義出該等子區域，並在獲得該等子區域之該第三密度之後，根據各子區域的該第三密度與該第二密度之差異分別調整各子區域內之該第一虛設圖案之大小，以更精確地調整每一子區域之圖案密度。換句話說，藉由進一步調整每一子區域內之該第一虛設圖案之大小，係可智慧地將原本具有不同圖案密度的子區域分別調整至具有大體上相同之圖案密度。因此，調整該第一虛設圖案之大小後，各子區域之圖案密度係可均勻化，更有利於CMP製程之進行，並可改善CMP製程之平坦化結果。

請參閱第1圖至第8圖，其中第1圖係為本發明所提供之形成虛設圖案之方法之一第一較佳實施例之流程圖，第2圖至第8圖為本發明所提供之形成虛設圖案之方法之一第一較佳實施例之示意圖，第5圖則為第4圖之部分放大示意圖。如第1圖與第2圖所示，本較佳實施例首先進行：

步驟10：提供一佈局區域，該佈局區域內係形成一元件佈局圖案

熟習該技藝之人士應知，在製作積體電路時，係將電路設計工程師所提供的原始電路佈局圖案形成於一光罩上，再經由微影暨蝕刻製程將光罩上的圖案轉移至目標膜層上，方能製造出符合電路設計功能之晶圓產品。在本較佳實施例中，用以於一目標膜層形成佈局圖案之光罩所包含的區域，即為本較佳實施例所提供之一佈局區域100，而第2圖中即繪示了部份佈局區域100。本較佳實施例中所提供之元件佈局圖案110即可包含電路設計工程師或所提供之原始電路元件佈局圖案，例如內連線佈局圖案或電路佈局圖案，但不限於此。且此原始電路佈局圖案不僅可包含有效電路圖案，亦可包含電路設計工程師預先設計之虛設圖案(圖未示)。接下來，請再參閱第1圖、第2圖與第5圖：

步驟12：於該元件佈局圖案內插入複數個第一虛設圖案

根據步驟12，係於元件佈局圖案110內插入複數個第一虛設圖案120。值得注意的是，第一虛設圖案120係為條狀(bar-like)的虛設圖案，且第一虛設圖案120係如第2圖所示，可設置於元件佈局圖案110之間，亦可以一不連續之方式排列設置於元件佈局圖案110之外圍。此外，本較佳實施例係可根據第一虛設圖案120與元件佈局圖案110之關係，調整條狀第一虛設圖案120之長度。換句話說，第一虛設圖案120包含一第一尺寸，且第一尺寸係可依其本身設置位置與元件佈局圖案110之關係而不同。另外如第5圖所示，第一虛設圖案120與元件佈局圖案110係具有一間距a₁ ，在本較佳實施例中，間距a₁ 可為0.2微米(micrometer，μm)，但不限於此。值得注意的是，間距a₁ 可以是元件佈局圖案110當層佈局規範之最小間距，而間距a₁ 最大可為約2 μm。另外，第一虛設圖案120可如第2圖所示包含單一條狀(single bar-like)圖案，但因應雙重圖案化技術(double patterning technology，DPT)的需求，第一虛設圖案120亦可包含複數條狀(multiple bar-like)圖案。

熟習該項技藝之人士應知，在目標膜層上形成佈局圖案時，疏離圖案區域(iso region)與密集圖案區域(dense region)接壤處，常因兩區域圖案密度之差異造成密集圖案區域在製程中承受較大之應力(stress)，甚至造成嚴重的圖案變形(pattern distortion)等問題。因此，本較佳實施例係於各元件佈局圖案110之外圍設置一大體上包圍元件佈局圖案110之第一虛設圖案120，用以保護(shield)元件佈局圖案110，避免元件佈局圖案110受到應力的影響，更可避免圖案變形。

此外亦可參閱第8圖，第8圖係為本較佳實施例所提供之一變化型之簡示圖。在此簡示圖中，為清楚揭露第一虛設圖案120與元件佈局圖案110之關係，故僅繪示出第一虛設圖案120與元件佈局圖案110，但熟習該項技藝之人士係可根據後續說明清楚瞭解第8圖中亦可包含其他虛設圖案。如第8圖所示，本變化型所揭露之第一虛設圖案120可包含一封閉圖形，且該封閉圖形係完全包圍某一區域中的元件佈局圖案110。此外亦如第8圖所示，第一虛設圖案120可為一單一條狀結構，亦可根據製程需要或產品需求包含一複合條狀結構120a。接下來，請參閱第1圖、第3圖與第5圖：

步驟14：於該元件佈局圖案內插入複數個第二虛設圖案，該元件佈局圖案、該等第一虛設圖案與該等第二虛設圖案具有一第一密度

根據步驟14，接下來係於元件佈局圖案110內插入複數個第二虛設圖案130，第二虛設圖案130係如第3圖與第5圖所示，呈一陣列分佈於佈局區域100內。與元件佈局圖案110最接近之第二虛設圖案130係與元件佈局圖案110具有一間距b₁ ，與元件佈局圖案110最遙遠之第二虛設圖案130則與元件佈局圖案110具有一間距b₂ ，而各第二虛設圖案130彼此間之則具有一間距b₃ 。在本較佳實施例中，間距b₁ 係大於等於0.6 μm，間距b₂ 則可為2.6 μm，而間距b₃ 則介於90～210奈米(nanometer，nm)。間距b₁ 與間距b₂ 亦可依實際製程及產品需要調整故不限於此；而第二虛設圖案130彼此間的間距b₃ 係以不進行光學鄰近效應修正(OPC)為前提。第二虛設圖案130係為四邊形(rectangular)的虛設圖案，且較佳為一正方形之虛設圖案。如第5圖所示，第二虛設圖案130之一長度l₁ 與一寬度w₁ 皆介於240～360 nm。值得注意的是，第二虛設圖案130之形狀、大小皆相同，也就是說各第二虛設圖案130包含相同之一第二尺寸。且各第二虛設圖案130彼此之間在X方向與Y方向上皆具有一偏移(offset)距離b₄ ，在本較佳實施例中，偏移距離b₄ 係介於0～300 nm，但亦不限於此。另外值得注意的是，上述元件佈局圖案110、第一虛設圖案120與第二虛設圖案130係可視為一佈局圖案，而此佈局圖案係包含一第一密度X。

熟習該項技藝之人士應知，在目標膜層上形成佈局圖案後，尤其是形成欲填入金屬層之溝渠圖案後，進行一填充製程時，係利用金屬材料填入溝渠，此時疏離圖案區域以及密集圖案區域邊緣之填洞速度常低於密集圖案區域之填洞速度。所以在填充製程之後，疏離圖案區域或密集圖案區域之邊緣常可觀察到溝渠未填滿的缺陷。因此，本較佳實施例係於各元件佈局圖案110之外圍設置第二虛設圖案130，製造出一密集圖案的環境，增加疏離圖案區域與密集圖案區域邊緣之圖案密度，以提升該等區域的填洞速度，並改善填充製程的填充結果。接下來，請參閱第1圖、第4圖與第5圖：

步驟16：插入複數個第三虛設圖案，該第三虛設圖案係具有一第二密度

根據步驟16，接下來係於佈局圖案(包含元件佈局圖案110、第一虛設圖案120與第二虛設圖案130)內插入複數個第三虛設圖案140。第三虛設圖案140係如第4圖與第5圖所示，呈一陣列分佈於佈局區域100內，且與元件佈局圖案110最接近之第三虛設圖案140係與元件佈局圖案110具有一間距c₁ ，在本較佳實施例中，間距c₁ 係大於3 μm，但間距c₁ 亦可依實際製程及產品需要調整，而不限於此。第三虛設圖案140係為四邊形的虛設圖案，且較佳為一正方形之虛設圖案。如第5圖所示，第三虛設圖案140之一長度l₂ 與一寬度w₂ 皆介於460～740 nm。此外，各第三虛設圖案140彼此間之一間距c₂ 係介於160～440 nm，且各第三虛設圖案140彼此之間在X方向與Y方向上皆具有一偏移距離c₃ ，在本較佳實施例中，偏移距離c₃ 係介於0～600 nm，但亦不限於此。如第4圖與第5圖所示，第一虛設圖案120與第二虛設圖案130皆設置於第三虛設圖案140與元件佈局圖案110之間；而第一虛設圖案120又設置於第二虛設圖案130與元件佈局圖案110之間。

值得注意的是，在設置第三虛設圖案140時，第三虛設圖案140係具有一第二密度Y，且第二密度Y係對應於前述第一密度X。如前所述，在本較佳實施例中，第一密度X為元件佈局圖案110、第一虛設圖案120與第三虛設圖案130之密度，因此在設置第三虛設圖案140時，係可根據下列之表格一所列示之第一密度X的級距獲得不同的第二密度Y：

舉例來說，當第一密度X大於等於37.4%而小於42.7%時，係判定第二密度Y為40.0%，故設置第三虛設圖案140時係以第二密度Y為40.0%來設置。另外，在本較佳實施例中，第二密度Y更可視為調整半導體元件佈局圖案密度之目標密度，以平均化圖案密度。然而需注意的是，雖然本較佳實施例僅提供五組用以調整目標密度的級距，但是本發明亦可提供更多的分組級距及對應的目標密度，以加強圖案密度的平均化程度。請參閱第1圖與第5圖，接下來係進行：

步驟18：分割該佈局區域以定義複數個子區域，該等子區域係分別具有一第三密度

根據步驟18，接下來係分割佈局區域100，以定義出複數個子區域1001、1002、1003...100n等，且各子區域1001、1002、1003...100n之長、寬皆相等。舉例來說，在本較佳實施例中各子區域之長寬皆等於125 μm，但不限於此。如第5圖所示，子區域1001、1002、1003...100n可能同時包含元件佈局圖案110、第一虛設圖案120與第二虛設圖案130，或者可能同時包含第二虛設圖案130與第三虛設圖案140，當然可能僅包含第三虛設圖案140。在定義出子區域1001、1002、1003...100n之後，係分別計算各子區域1001、1002、1003...100n內之圖案密度，而分別獲得一子區域之第三密度Z。如前所述，由於各子區域1001、1002、1003...100n可能包含一至四種不同的圖案，因此子區域之第三密度Z變異非常大。換句話說，各子區域1001、1002、1003...100n本身即為圖案密度與第二密度Y(即目標密度)具有差異，且差異不均的區域。

此外，請參閱第6圖，第6圖為本較佳實施例之另一變化型之示意圖。在此變化形成中各子區域1001、1002、1003...100n亦可重疊。請參閱第1圖與第7圖，接下來係進行：

步驟20：根據該第三密度與該第二密度之差異調整該等第三虛設圖案之大小

如前所述，由於各子區域1001、1002、1003...100n本身即為圖案密度與第二密度Y(即目標密度)具有差異，且差異不均的區域，因此在步驟20中，係根據第三密度Z與第二密度Y之關係調整各子區域1001、1002、1003...100n內的第三虛設圖案140之尺寸，並藉由調整第三虛設圖案140之尺寸改變各子區域1001、1002、1003...100n之圖案密度，使其符合第二密度Y(即目標密度)之要求。在本較佳實施例中，第二密度Y、第三密度Z與第三虛設圖案140尺寸之關係係如下列表格二與表格三所示：

舉例來說，當第一密度X大於等於37.4%而小於42.7%時，即可判定第二密度Y為40.0%，而當分割定義所得之子區域1001之第三密度Z大於59.2%時，係根據表格二獲得一代號o。隨後根據表格三可知代號o表示需將子區域1001內第三虛設圖案140之尺寸設定為長寬皆為460 nm，使調整後的子區域圖案密度V降低至23.50%，以均化原本大於第二密度Y的子區域1001的圖案密度。而當另一子區域100n之第三密度Z小於等於24.5%時，係根據表格二獲得一代號a。隨後根據表格三可知代號a表示需將子區域100n內第三虛設圖案140之尺寸設定為長寬皆為740 nm，使調整後的子區域圖案密度V提高至60.80%，以均化原本大於第二密度Y的子區域100n的圖案密度。藉由分區調整第三虛設圖案140之尺寸，係達到調整與均化各子區域的圖案密度使其符合第二密度Y(即目標密度)之目的。故最終佈局區域100之整體密度係可大體上等於第二密度Y，亦即獲得一平均的圖案密度。請再參閱第1圖，最後係進行：

步驟22：將該元件佈局圖案、該等第一虛設圖案、該等第二虛設圖案、與該等第三虛設圖案輸出至一光罩上形成一半導體佈局圖案

根據步驟22，係可將此一具有良好均勻度的半導體佈局圖案形成至一光罩上，並進行所需的後續製程。值得注意的是，最終獲得的半導體佈局圖案中，第一虛設圖案120與第三虛設圖案140係具有不同之第一尺寸與第三尺寸；而第二虛設圖案130則具有相同之第二尺寸，且第二虛設圖案130之第二尺寸係小於第三虛設圖案140之第三尺寸。

根據本第一較佳實施例，係於元件佈局圖案110之中與其外圍設置第一虛設圖案120，以保護元件佈局圖案110，避免元件佈局圖案110受到疏離圖案與密集圖案之圖案密度引起的應力之影響。本第一較佳實施例更於佈局區域100內設置第二虛設圖案120，以製造出一密集圖案的環境，增加疏離圖案區域與密集圖案區域邊緣之圖案密度，以提升該等區域的填洞速度，並改善填充製程的填充結果。更重要的是，本第一較佳實施例係在形成第三虛設圖案140之後，更分割出子區域1001、1002、1003...100n。並根據子區域之第三密度Z與目標密度Y之差異，分別調整各子區域內的第三虛設圖案140之尺寸及第三虛設圖案密度V，以智慧地將具有不同圖案密度的子區域分別調整至具有大體上相同之圖案密度，使佈局區域100內之整體密度得以均勻化，至終獲得一具有良好均勻度的半導體佈局圖案，而更有利於CMP製程之進行，並可改善CMP製程之平坦化結果。

請重新參閱第1圖，第1圖係可為本發明所提供之形成虛設圖案之方法之一第二較佳實施例之流程圖。值得注意的是，第二較佳實施例大部分的步驟係同於第一較佳實施例，因此於此係採用相同的元件符號說明，且該等相同之步驟，即步驟10～步驟22之相關圖式亦可參閱第2圖至第8圖，於此皆不再贅述。第二較佳實施例與第一較佳實施例不同之處在於：第二較佳實施例中，係以分割佈局區域100以定義出複數個具有不同第三密度Z的子區域1001、1002、1003...100n，以及根據第三密度Z與第二密度Y之差異調整第三虛設圖案140大小此二步驟為一循環重複進行。換句話說，第二較佳實施例係重複進行步驟18與步驟20：分割佈局區域100以定義複數個子區域1001、1002、1003...100n，且該等子區域1001、1002、1003...100n分別具有一第三密度Z；隨後根據第三密度Z與第二密度Y之差異調整該等第三虛設圖案140之大小。

值得注意的是，在本較佳實施例中每一循環中重新定義的子區域之尺寸係不同於前一循環中所定義之子區域之尺寸。也就是說，在重複進行分割佈局區域100以定義出子區域之步驟中，各次定義出之子區域1001、1002、1003...100n係具有不同之大小。因此在每一循環中重新定義的每一子區域1001、1002、1003...100n都可能獲得不同於前次循環的第三密度Z，並可藉由第三密度Z與第二密度Y之差異再度調整各子區域中第三虛設圖案140之第三尺寸，並藉以達到調整與均化各子區域內之圖案密度使其符合第二密度Y(即目標密度)之目的。經過多次循環而不斷調整第三虛設圖案140之第三尺寸，係可將不同子區域之圖案密度最佳化，使得最終佈局區域100之整體密度係可大體上等於第二密度Y，亦即獲得一平均的圖案密度。

根據本第二較佳實施例，除了依舊設置第一虛設圖案120，以保護元件佈局圖案110，避免元件佈局圖案110受到疏離圖案與密集圖案之圖案密度引起的應力之影響；以及設置第二虛設圖案120，以增加疏離圖案區域與密集圖案區域邊緣之圖案密度，改善填充製程的填充結果。更重要的是，本較佳實施例係在形成第三虛設圖案140之後，更重複進行分割出子區域1001、1002、1003...100n。並根據子區域之第三密度Z與目標密度Y之差異，分別調整各子區域內的第三虛設圖案140之第三尺寸及第三虛設圖案密度之步驟。如前所述，藉由重複地調整第三虛設圖案140之尺寸，本較佳實施例係可最佳化調整後之第三虛設圖案密度V，以將具有不同圖案密度的不同子區域分別調整至具有大體上相同之圖案密度，使佈局區域100內之整體密度得以均勻化，至終獲得一具有良好均勻度的半導體佈局圖案，而更有利於CMP製程之進行，並可改善CMP製程之平坦化結果。

請參閱第9圖與第10圖，第9圖與第10圖係為本發明所提供之一第三較佳實施例之示意圖。首先需注意由於第三較佳實施例僅與第一及第二較佳實施例中之第三虛設圖案140相關，因此第9圖與第10圖中亦繪示第三虛設圖案140，以清楚揭示第三較佳實施例與第三虛設圖案140之空間配置關係。根據本第三較佳實施例，當第一較佳實施例與第二較佳實施例所形成之半導體佈局圖案為一內連線佈局圖案，此一內連線佈局圖案除包含元件佈局圖案110，即內連線佈局圖案中之溝渠(trench)圖案，更包含了電路設計工程師預先設計之虛設圖案，以及上述之第一虛設圖案120、第二虛設圖案130與第三虛設圖案140。則第三較佳實施例更在形成上述半導體佈局圖案後提供一對應之介層洞圖案，此一介層洞圖案除了包含原始電路佈局圖案之外，更包含了複數個介層洞虛設圖案150，用以均化介層洞圖案之密度，同時增加介層洞形成之膜層，及低介電常數材料層之支撐力。如第9圖所示，介層洞虛設圖案150係為四邊形圖案，且較佳為正方形圖案。此外，介層洞虛設圖案150更是具有相同形狀與相同大小之虛設圖案，其一長度l₃ 與一寬度w₃ 皆介於72~180 nm。

重要的是，介層洞虛設圖案150係對應於第三虛設圖案140所設置。如第9圖所示，介層洞虛設圖案150係對應於第三虛設圖案140之中心點所設置，故介層洞虛設圖案150係設置於第三虛設圖案140之範圍內而與其重疊。介層洞虛設圖案150亦可如第10圖所示，沿第三虛設圖案140之一對角線設置，且介層洞虛設圖案150係設置於第三虛設圖案140之範圍內而與其重疊。另外，針對不同層數內的介層洞虛設圖案150，亦可採用不同的設置方式。舉例來說，單數層之介層洞虛設圖案150係沿第三虛設圖案140之一對角線142設置；而偶數層之介層洞虛設圖案150係沿第三虛設圖案140之另一對角線144設置，且對角線142與對角線144係彼此交錯。

根據本第三較佳實施例，係提供了介層洞虛設圖案150。因此後續形成於介層洞虛設圖案150內之金屬材料係可加強內連線結構中低介電常數材料層之強度。更值得注意的是，本第三較佳實施例中介層洞虛設圖案150皆是對應於第三虛設圖案140所設置，且係設置於第三虛設圖案140之範圍內而與其重疊。由於第三虛設圖案140與有效電路的元件佈局圖案110距離較遠，因此對應於第三虛設圖案140而設置的介層洞虛設圖案150亦距離元件佈局圖案110距離較遠。也就是說介層洞虛設圖案150與元件佈局圖案110之距離係與第三虛設圖案140與元件佈局圖案110之間距c₁ 大致上相同，皆大於3 μm。

根據此一設計，在製作內連線結構時，若因產品或製程需求需調整元件佈局圖案110、第一虛設圖案120、第二虛設圖案130與第三虛設圖案140之配置時，與有效元件佈局圖案110距離較遠的介層洞虛設圖案150可在不修改佈局圖案而需重新形成光罩的前提下，仍然避免與元件佈局圖案110重疊，導致後續形成的電路失效。換句話說，根據本第三較佳實施例所提供之介層洞虛設圖案150，因其具有與距離元件佈局圖案110較遠之特徵，該距離可作為提供一避免修改介層洞佈局圖案之緩衝區域，可降低修改介層洞佈局圖案的機會，達到降低成本的目標。

另外值得注意的是，不同佈局膜層間的第二虛設圖案130與第三虛設圖案140具有一固定之相對位置，且該相對位置關係亦大體上略同於第9圖中第三虛設圖案140與介層洞虛設圖案150之相對位置關係，即第二虛設圖案130可設置於第三虛設圖案140之範圍內而與其重疊，但不限於此。由於不同佈局膜層間的第二虛設圖案與第三虛設圖案140具有固定的相對位置，故可得到最佳化的寄生電容降低效果。

根據本發明所提供之形成虛設圖案之方法，係根據上述第一、第二與第三較佳實施例所揭露之步驟於一光罩上形成該半導體佈局圖案，並可將該光罩上的該半導體佈局圖案轉移至一目標膜層上，隨後進行所需之各製程步驟。因此，本發明所提供之虛設圖案係包含輸出至光罩上的圖案，亦包含轉移至目標膜層之圖案。

綜上所述，根據本發明所提供之虛設圖案與形成虛設圖案之方法，係可根據該佈局圖案之第一密度形成具有第二密度(即目標密度)之第三虛設圖案，以第一步勻化高低圖案密度之差異。接下來採用分區檢視的概念，更分割佈局區域以定義出子區域，並在獲得該等子區域之第三密度之後，根據各子區域的第三密度與第二密度之差異分別調整各子區域內之第三虛設圖案之大小，以進一步調整各子區域之圖案密度，而達到精確地調整每一子區域之圖案密度之目的。換句話說，藉由進一步調整每一子區域內之第三虛設圖案之大小，係可智慧地將具有不同圖案密度的子區域分別調整至具有大體上相同之圖案密度。因此，調整該第一虛設圖案之大小後，各子區域之圖案密度係可均勻化，更有利於CMP製程之進行，並可改善CMP製程之平坦化結果。另外，除了可改善CMP製程的平坦化與均勻度結果，本發明所提供之虛設圖案與形成虛設圖案之方法亦有益於圖案化製程如蝕刻製程的蝕刻結果。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10~22‧‧‧步驟

100‧‧‧佈局區域

110‧‧‧元件佈局圖案

120‧‧‧第一虛設圖案

120a‧‧‧複合條狀結構

130‧‧‧第二虛設圖案

140‧‧‧第三虛設圖案

142、144‧‧‧對角線

150‧‧‧介層洞虛設圖案

1001、1002、1003...100n‧‧‧子區域

a₁ 、b₁ 、b₂ 、b₃ 、c₁ 、c₂

l₁ 、l₂ 、l₃ ‧‧‧長度

w₁ 、w₂ w₃ ‧‧‧寬度

b₄ 、c₃ ‧‧‧偏移距離

第1圖係為本發明所提供之形成虛設圖案之方法之一第一與第二較佳實施例之流程圖。

第2圖至第8圖為本發明所提供之形成虛設圖案之方法之第一與第二較佳實施例之示意圖，其中第5圖為第4圖之部分放大示意圖。

第6圖與第8圖分別為本較佳實施例所提供之變化型之簡示圖。

第9圖與第10圖係為本發明所提供之一第三較佳實施例之示意圖。

10～22．．．步驟

Claims (20)

1. 一種形成虛設圖案之方法，包含有：提供一佈局區域，該佈局區域內係包含一佈局圖案，且該佈局圖案具有一第一密度；於該佈局圖案中插入複數個第一虛設圖案，該等第一虛設圖案具有一第二密度，且該第二密度係對應於該第一密度；分割該佈局區域以定義複數個子區域，該等子區域係分別具有一第三密度；根據該第三密度與該第二密度之差異調整該等第一虛設圖案之大小；以及輸出該佈局圖案與該等第一虛設圖案至一光罩上。
2. 如申請專利範圍第1項所述之形成虛設圖案之方法，其中該佈局圖案包含至少一元件佈局圖案、複數個第二虛設圖案與複數個第三虛設圖案。
3. 如申請專利範圍第2項所述之形成虛設圖案之方法，其中該元件佈局圖案係包含內連線佈局圖案或電路佈局圖案。
4. 如申請專利範圍第2項所述之形成虛設圖案之方法，其中該等第二虛設圖案與該等第三虛設圖案係於形成該等第一虛設圖案之前依序插入該元件佈局圖案中。
5. 如申請專利範圍第2項所述之形成虛設圖案之方法，其中該等第二虛設圖案係包含條狀虛設圖案，該等第三虛設圖案係包含四邊形虛設圖案。
6. 如申請專利範圍第2項所述之形成虛設圖案之方法，其中該等第二虛設圖案係包含不同之尺寸，該等第三虛設圖案係包含相同之尺寸。
7. 如申請專利範圍第6項所述之形成虛設圖案之方法，其中該等第三虛設圖案小於該等第一虛設圖案。
8. 如申請專利範圍第1項所述之形成虛設圖案之方法，其中該等子區域係彼此重疊。
9. 如申請專利範圍第1項所述之形成虛設圖案之方法，更包含重複進行分割該佈局區域以定義出該等分別具有該第三密度之子區域，以及根據該第三密度與該第二密度之差異調整該等第一虛設圖案大小。
10. 如申請專利範圍第9項所述之形成虛設圖案之方法，其中重複進行分割該佈局區域以定義出該等子區域之步驟中，各次定義出之該子區域係具有不同之大小。
11. 一種具有虛設圖案之半導體佈局圖案，包含有：一元件佈局圖案；複數個四邊形第一虛設圖案，該等第一虛設圖案分別具有一第一尺寸；以及複數個四邊形第二虛設圖案，其中該等第二虛設圖案分別具有不同之一第二尺寸。
12. 如申請專利範圍第11項所述之半導體佈局圖案，其中該等元件佈局圖案係包含內連線佈局圖案或電路佈局圖案。
13. 如申請專利範圍第11項所述之半導體佈局圖案，其中該第一虛設圖案係設置於該等第二虛設圖案與該元件佈局圖案之間。
14. 如申請專利範圍第11項所述之半導體佈局圖案，其中該第一尺寸彼此相同，且小於該第二尺寸。
15. 如申請專利範圍第11項所述之半導體佈局圖案，更包含複數個條狀第三虛設圖案。
16. 如申請專利範圍第15項所述之半導體佈局圖案，其中該等第三虛設圖案分別具有不同之一第三尺寸。
17. 如申請專利範圍第15項所述之半導體佈局圖案，其中該第三虛 設圖案係設置於該第一虛設圖案與該元件佈局圖案之間。
18. 如申請專利範圍第15項所述之半導體佈局圖案，其中該第三虛設圖案係設置於該元件佈局圖案之間。
19. 如申請專利範圍第15項所述之半導體佈局圖案，其中該第三虛設圖案係包圍該元件佈局圖案。
20. 如申請專利範圍第19項所述之半導體佈局圖案，其中該第三虛設圖案包含一封閉圖形。