TWI588596B - 產生佈局圖案的方法 - Google Patents

Description

產生佈局圖案的方法

本發明係關於一種產生佈局圖案的方法，特別是關於一種產生鰭狀電晶體電路佈局的方法。

隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,FinFET)元件取代平面電晶體元件已成為目前業界之發展趨勢。

一般而言，鰭狀場效電晶體內的圖案化結構，例如鰭狀結構(fin structure)，可透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，而獲得所需的圖案化結構，例如條狀圖案化結構。然而，上述產生佈局圖案的方法以及產生圖案化結構之製程仍有其不足之處。舉例來說，受限於電路設計以及半導體製程之考量，上述之圖案化犧牲 層一般係以等距以及等寬之佈局排列於基底上，致使後續形成於基底內之條狀圖案化結構只能等距或整數倍間距排列，因此侷限了基底面積的利用率。此外，等距和等寬的圖案化犧牲層也會侷限後續電路的佈局圖案設計，而不利於半導體裝置之應用。

因此，尚需要一種改良式的產生佈局圖案的方法，以克服上述缺點。

有鑑於此，本發明之一目的在於提供一種產生佈局圖案的方法，以解決上述習知技術中之缺失。

根據本發明之一實施例，係提供一種產生佈局圖案的方法，其中佈局圖案包括鰭狀電晶體電路佈局。此方法包括提供佈局圖案至電腦系統，並對佈局圖案進行分類，以區分成兩個次圖案以及一空白圖案，其中各次圖案係具有互呈整數倍或呈簡單整數比的節距，且空白圖案係位於次圖案間。繼以產出複數個第一條狀圖案以及至少二第二條狀圖案。其中，第一條狀圖案的邊緣係切齊於相對應次圖案的邊緣，且第一條狀圖案彼此等距以及等寬；第二條狀圖案之位置係相對應於空白圖案之位置，且第二條狀圖案的寬度或間距相異於第一條狀圖案的寬度或間距。最後，輸出第一條狀圖案以及第二條狀圖案至一光罩。

根據本發明之另一實施例，係提供一種產生佈局圖案的方法，其中佈局圖案包括鰭狀電晶體電路佈局。此方法包括提供一佈局圖案至電腦系統，其中佈局圖案包括次圖案，且次圖案具有互呈 整數倍或呈簡單整數比的節距。接著對次圖案進行分類，以區分成一第一次圖案以及一第二次圖案。繼以產出複數個第一條狀圖案和至少一第二條狀圖案，其中第一條狀圖案的邊緣切齊於相對應第一次圖案的邊緣，且第一條狀圖案彼此等距以及等寬；第二條狀圖案的邊緣切齊於相對應第二次圖案的邊緣，且第二條狀圖案的寬度相異於各第一條狀圖案的寬度。最後，輸出第一條狀圖案以及第二條狀圖案至一光罩。

100‧‧‧基底

110‧‧‧墊層

160‧‧‧佈局圖案

200‧‧‧圖案化犧牲層

210‧‧‧第一條狀圖案

210a‧‧‧第一群組

210b‧‧‧第二群組

220‧‧‧第二條狀圖案

310‧‧‧側壁子

310a‧‧‧次圖案

310b‧‧‧次圖案

320‧‧‧圖案化墊層

330‧‧‧圖案化結構

340‧‧‧淺溝渠

350‧‧‧絕緣層

510a‧‧‧第一次圖案

510b‧‧‧第二次圖案

810‧‧‧步驟

820‧‧‧步驟

830‧‧‧步驟

840‧‧‧步驟

850‧‧‧步驟

860‧‧‧步驟

870‧‧‧步驟

880‧‧‧步驟

890‧‧‧步驟

8201‧‧‧步驟

8201’‧‧‧步驟

8202‧‧‧步驟

8202’‧‧‧步驟

8203‧‧‧步驟

8203’‧‧‧步驟

8204‧‧‧步驟

8204’‧‧‧步驟

R1‧‧‧第一區域

R2‧‧‧第二區域

S1‧‧‧第一間距

S2‧‧‧第二間距

W1‧‧‧第一寬度

W2‧‧‧第二寬度

X‧‧‧第一方向

Y‧‧‧第二方向

第1圖至第11圖是本發明不同實施例產生佈局圖案的方法以及利用側壁圖案轉移技術製作圖案化結構的製作方法示意圖。

為使熟習本發明所屬技術領域之一般技術人員能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第7圖。第1圖至第5圖是本發明第一較佳實施例之產生佈局圖案以及之製作圖案化結構之示意圖，而第6圖及第7圖係為相對應之製備流程圖。如第1圖和2圖所示，首先進行步驟810，以提供一基底100，並於其上至少形成一犧牲層(圖未示)。根據本實施例，基底100上除了具有犧牲層外，另可包括一墊層110，設置於犧牲層和基底100之間。

上述基底100可以例如是一矽基底、一含矽基底(例如 SiC)、一三五族基底(例如GaN)、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator,SOI)基底、一含磊晶層之基底或其他合適的半導體基底等。墊層110可例如氧化矽層或氮化矽層等介電層，但不限於此。犧牲層之組成可例如為矽質材料或三五族半導體等半導體材料，且較佳係由多晶矽材料所組成。

在上述製程階段之後，可接著施行步驟820。提供一佈局圖案至電腦系統，經由適當的模擬軟體計算並修正，以產生包括至少一不等距及/或不等寬圖案之佈局圖案。後續再輸出此修正後的佈局圖案至光罩。請參照第6圖及第7圖，舉例來說，可先後施行步驟8201、8202，以提供一佈局圖案至電腦系統，並對佈局圖案進行分類。佈局圖案係包括鰭狀電晶體電路佈局，其可以被區分成兩個次圖案以及一空白圖案，各次圖案係具有互呈整數倍或呈簡單整數比的間距(或稱節距)，且空白圖案係位於次圖案間。各次圖案包括複數個條狀圖案。接著，施行步驟8203、8204，經由光學鄰近校正(optical proximity correction,OPC)軟體加以修正佈局圖案，以產出複數個第一條狀圖案以及至少二第二條狀圖案。其中第一條狀圖案的邊緣係切齊於相對應該些次圖案的邊緣，且第一條狀圖案彼此等距以及等寬；第二條狀圖案之位置係相對應於空白圖案之位置，且第二條狀圖案的寬度或間距相異於第一條狀圖案的寬度或間距。最後，輸出第一條狀圖案以及第二條狀圖案至光罩。在此需注意的是，上述佈局圖案、第一條狀圖案以及第二條狀圖案之特徵係大致對應於第3圖以及第4圖，其詳細特徵將於後文中加以介紹。此外，施行步驟820的時點不限於在步驟810之後，其亦可以優先於步驟810，或與其同步施行。

接著，可施行步驟830。透過光微影以及蝕刻製程，將上述定義於光罩內的佈局圖案轉移至犧牲層中，而形成如第1圖和第2圖所示之結構。根據本實施例，佈局圖案160係由圖案化犧牲層200所構成，其可包括複數個第一條狀圖案210以及至少二個第二條狀圖案220，分別位於基底100的第一區域R1內以及第二區域R2內。詳細來說，第二區域R2可視作是存在於第一區域R1內之區域，且第一區域R1和第二區域R2可以分別作為元件區和絕緣區，用以分別容納半導體元件以及絕緣結構，但不限於此。第一條狀圖案210以及第二條狀圖案220可均呈現條狀之外觀，且其全部或部份長軸可彼此平行，或彼此間具有銳角或鈍角的夾角。舉例來說，第一條狀圖案210以及第二條狀圖案220之長軸較佳均平行於第一方向X，且各條狀圖案210/220均沿著第二方向Y依序排列，但不限於此。

根據本實施例，各第一條狀圖案210係彼此等距及等寬，亦即其各會具有一第一寬度W1，且其彼此間會具有一第一間距S1，而各第二條狀圖案220會具有一第二寬度W2，其彼此間會具有一第二間距S2。較佳來說，各第二條狀圖案220寬度及間距的至少其一會相異於相對應各第一條狀圖案210寬度及間距。換句話說，各第二條狀圖案220寬度及間距的至少其一會相等於相對應各第一條狀圖案210寬度及間距。舉例來說，對於各第一條狀圖案210寬度相異於第二條狀圖案220寬度之情況，亦即第一寬度W1不等於第二寬度W2，各第一條狀圖案210間距較佳會相等於各第二條狀圖案220間距；而對於各第一條狀圖案210間距相異於第二條狀圖案220間距之情況，亦即第一間距S1不等於第二間距S2，各第 一條狀圖案210寬度較佳會相等於第二條狀圖案220寬度，但不限於此。此外，各第二條狀圖案220的寬度及間距亦可同時相異於各第一條狀圖案210的寬度及間距。在此需注意的是，上述所稱之「間距」係指兩相鄰條狀圖案中心軸的距離(pitch)或指兩相鄰條狀圖案相向的側壁距離(spacing)，端視內文敘述而定。

更詳細來說，上述第一條狀圖案210至少可構成兩群組，例如第一群組(cluster)210a和第二群組210b，而單一或群聚之第二條狀圖案220可視為構成另一群組(圖未示)，致使第一群組210a和第二群組210b位於第二條狀圖案220所構成群組的至少一側。根據本實施例，第一群組210a和第二群組210b係分別位於第二條狀圖案220所構成群組的兩側，致使第二條狀圖案220位於第一群組210a和第二群組210b之間。較佳來說，本實施例第一群組210a和第二群組210b的間距小於各第一條狀圖案210的5倍寬度，但不限於此。

如第3圖所示，接著進行步驟840/850，以於各第一條狀圖案210以及各第二條狀圖案220之側壁形成側壁子310。詳細而言，其製程可包括形成至少一材料層(圖未示)，順向地覆蓋各圖案化犧牲層200(亦即覆蓋各第一條狀圖案210以及各第二條狀圖案220)。繼以施行蝕刻製程，全面性地蝕刻材料層直至暴露出各第一條狀圖案210以及各第二條狀圖案220。透過此蝕刻製程，便可於各第一條狀圖案210以及各第二條狀圖案220之側壁上形成彼此寬度相等之側壁子310，且各條狀圖案210/220會被相對應的側壁子310所包圍，但不限於此。上述材料層可例如為氮化矽、氧化矽、氮氧化矽或碳化矽等合適材料。在此需注意的是，本實施例在施行 步驟840/850前，亦可先行去除位於第二區域R2內之各第二條狀圖案220，但不限於此。

詳細來說，在特定的蝕刻程式下，基底100、墊層110、各圖案化犧牲層200及材料層間需具有特定之蝕刻速率關係，舉例而言，在一蝕刻程式下，材料層的蝕刻速率會大於圖案化犧牲層200及墊層110之蝕刻速率；而在另一蝕刻程式下，圖案化犧牲層200之蝕刻速率會大於材料層及墊層110之蝕刻速率；在又一蝕刻程式下，墊層110之蝕刻速率會大於材料層之蝕刻速率。然而，蝕刻速率之選擇亦可包含其他適合之搭配，而不僅限於以上所述。

如第4圖所示，繼以進行步驟860/870，以分別去除各圖案化犧牲層以及位於特定區域內之側壁子，而獲得如步驟820所述包括鰭狀電晶體電路佈局的佈局圖案。具體來說，佈局圖案160可包括兩個次圖案310a、310b以及一空白圖案。其中，各次圖案310a、310b係具有互呈整數倍的間距，而空白圖案係位於次圖案310a、310b間(亦即，位於第二區域R2內)。進一步來說，各次圖案310a、310b間會被定義有一距離，且此距離與各次圖案310a、310b的間距(或稱節距)不呈整數倍。在此需注意的是，在上述步驟820中，次圖案310a、310b的長軸邊緣會切齊於相對應各第一條狀圖案210的長軸邊緣，而空白圖案之位置係相對應於第二條狀圖案220之位置。詳細而言，步驟860/870可包括施行蝕刻製程，例如濕蝕刻製程，以全面性去除各第一條狀圖案以及各第二條狀圖案，並利用光微影以及蝕刻製程，以選擇性移除各第一條狀圖案210兩端之側壁子，或同時進一步移除第二區域R2內之側壁子，而形成彼此平行排列之條狀側壁子310。在此需注意的是，施行步驟860/870的順序 亦可相互對調。

繼以參照第5圖，第5圖大致對應第4圖之A-A’切線。在上述步驟後，可接著進行側壁圖案轉移(sidewall image transfer,SIT)製程的後續流程，以將側壁子310所構成之佈局圖案依序轉移至墊層以及基底100中。舉例而言，可施行步驟880，利用側壁子310作為蝕刻遮罩進行一蝕刻製程，向下蝕刻墊層110而形成一圖案化墊層320，後續再進一步向下蝕刻基底100，以於基底100中形成複數個圖案化結構330，或稱鰭狀結構，以及位於其間的淺溝渠340。繼以施行步驟890，全面性地沉積一絕緣層350，以填滿各淺溝渠340並覆蓋住側壁子310、圖案化墊層320以及圖案化結構330。之後施行一研磨製程以及回蝕刻製程，致使各圖案化結構330之頂部突出於絕緣層350，而形成如第5圖所示之結構。其中，上述沉積絕緣層130之製程可包含高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、次常壓化學氣相沉積(sub-atmosphere CVD,SACVD)、旋塗式介電材料(spin on dielectric,SOD)或流體化學氣相沉積(flowable chemical vapor deposition,FCVD)等製程，但不限於此。最後，可去除側壁子310以及圖案化墊層320。

至此，便完成本實施例之主要圖案化結構。在後續製程中，存在於第一區域R1內的圖案化結構330可作為半導體元件的部件，例如記憶體元件的載子通道區域，而位於第二區域R2內的絕緣層350可當作一淺溝渠絕緣結構(shallow trench isolation,STI)，用以電性絕緣兩側之半導體元件。透過上述實施例所揭露之製作方法，由於位於第二區域R2內的第二條狀圖案220可具有相 異於第一條狀圖案210的寬度及/或間距，因此可縮減第二區域R2內淺溝渠絕緣結構的尺寸，進而減少了兩相鄰半導體元件的距離。換句話說，藉由非等距及/或非等寬之設計佈局，可減少冗餘淺溝渠絕緣結構佔據之面積，致使基底100能被更有效地利用。

本發明除了上述第一較佳實施例外，亦可透過其他實施例以獲得所需之圖案化結構。後述實施例之結構以及製程步驟大致類似於上述第一較佳實施例，以下僅就主要差異處加以描述，且相類似的元件與結構可以搭配參照。

請參考第8圖及第9圖，並參照第10圖。其中第8圖及第9圖是本發明第二較佳實施例產生佈局圖案以及製作圖案化結構之示意圖，而第10圖係為相對應之流程圖。類似如上述實施例，本實施例亦會施行步驟820，以獲得所需之佈局圖案。然而，其子步驟與上述實施例些許相異。舉例來說，如第10圖所示，可先後施行步驟8201’、8202’，以提供一佈局圖案至電腦系統，並對佈局圖案進行分類。佈局圖案係包括鰭狀電晶體電路佈局，其可以被區分成一第一次圖案以及一第二次圖案，各次圖案係具有互呈整數倍的間距(或稱節距)。各次圖案包括複數個條狀圖案。接著，施行步驟8203’、8204’，經由光學鄰近校正軟體加以修正佈局圖案，以產出複數個第一條狀圖案以及至少一第二條狀圖案。其中第一條狀圖案的邊緣係切齊於相對應第一次圖案的邊緣，且第一條狀圖案彼此等距以及等寬；第二條狀圖案的邊緣切齊於相對應第二次圖案的邊緣，且第二條狀圖案的寬度相異於各第一條狀圖案的寬度。最後，輸出第一條狀圖案以及第二條狀圖案至光罩。在此需注意的是，上述佈局圖案、第一條狀圖案以及第二條狀圖案之特徵係大致對應於 第8圖以及第9圖，其詳細特徵將於後文中加以介紹。同樣地，施行步驟820的時點不限於在步驟810之後，其亦可以優先於步驟810，或與其同步施行。

請參照第8圖。接著可施行步驟830，透過光微影以及蝕刻製程，將上述定義於光罩內的佈局圖案轉移至基底100上的犧牲層中，而形成具有預定佈局圖案之圖案化犧牲層200。同樣地，圖案化犧牲層200可包括複數個第一條狀圖案210以及至少一個第二條狀圖案220，分別位於基底100的第一區域R1內以及第二區域R2內。詳細來說，第二區域R2可視作是存在於第一區域R1內之區域，且第一區域R1和第二區域R2均可作為元件區，用以容納半導體元件，但不限於此。第一條狀圖案210以及第二條狀圖案220可均呈現條狀之外觀，且其長軸可彼此平行，或彼此間具有銳角或鈍角的夾角。舉例來說，第一條狀圖案210以及第二條狀圖案220之長軸較佳均平行於第一方向X，且沿著第二方向Y依序排列。

根據本實施例，各第一條狀圖案210會具有一第一寬度W1，且其彼此間會具有一第一間距S1，而第二條狀圖案220會具有一第二寬度W2。較佳來說，第二條狀圖案220的寬度會相異於各第一條狀圖案210的寬度。更佳來說，本實施例第二條狀圖案之寬度實質上較佳等於第一寬度以及第一間距的總和。相較於習知技術只能提供等寬的條狀圖案，使得部份側壁子無法位於相同條狀圖案之相對側壁，本實施例藉由加寬第二條狀圖案220之寬度，較佳使得第二條狀圖案220之寬度實質上會等於第一條狀圖案210寬度以及間距的總和(或視為是第一條狀圖案210寬度及間距的總和並扣掉一相對應側壁子310之寬度)，因此可使得部份側壁子310可各 自位於同一第二條狀圖案220的兩相對側壁上。在此情況下，第二條狀圖案220即便產生間距的變異，也不會影響上述部份側壁子310之位置，因而可提昇後續圖案化結構之精準度。

同樣地，本實施例之第一條狀圖案210亦至少可構成兩群組，例如第一群組210a和第二群組210b，而單一或群聚之第二條狀圖案220可視為構成另一群組(圖未示)，致使第一群組210a和第二群組210b位於第二條狀圖案220所構成群組的至少一側。根據本實施例，第一群組210a和第二群組210b係分別位於第二條狀圖案220所構成群組的兩側，致使第二條狀圖案220係位於第一群組210a和第二群組210b之間。各第一條狀圖案210以及各第二條狀圖案220之側壁設置有側壁子310。此外，可透過適當之蝕刻製程以蝕斷位於第二條狀圖案220側壁之側壁子310，致使其具有截斷的外觀。

繼以參照第9圖。接著，進行側壁圖案轉移(sidewall image transfer,SIT)製程的後續流程，而獲得如步驟820所述包括鰭狀電晶體電路佈局的佈局圖案。具體來說，佈局圖案160可包括一第一次圖案510a以及一第二次圖案510b，各次圖案510a、510b均具有互呈整數倍的間距(或稱節距)。在此需注意的是，在上述步驟820中，第一次圖案510a的長軸邊緣會切齊於相對應各第一條狀圖案210的長軸邊緣，第二次圖案510b的長軸邊緣會切齊於相對應第二條狀圖案220的長軸邊緣。換句話說，本實施例第二條狀圖案220的兩邊緣可切齊於相對應第二次圖案510b的邊緣。

詳細而言，第9圖之結構可藉由施行步驟880/890而得。舉例來說，可在分別去除各圖案化犧牲層後，施行一蝕刻製程，以 將側壁子所構成之佈局圖案依序轉移至墊層以及基底中，而得到相對應於側壁子位置之圖案化結構330。在後續製程中，便可進一步形成淺溝渠絕緣或其他所需之結構。由於本實施例之後續製程實質上相似於上述之第一實施例，在此便不加贅述。在此需注意的是，本實施例佈局圖案較佳係對應於具有六個FET之SRAM結構(6T-SRAM)。由於SRAM之製程非本發明之主要技術特徵，為簡潔起見，在此便不加以贅述。

透過本實施例所揭露之製作方法，可使得位於第二區域R2內的第二條狀圖案220之寬度大於第一條狀圖案210之寬度，且較佳係等於第一條狀圖案210寬度以及間距的總和。藉由加寬之第二條狀圖案220，可使得部份側壁子310可各自位於同一第二條狀圖案220的兩側側壁上，避免了圖案化犧牲層200的間距誤差對後續鰭狀結構位置之影響，因而可提昇圖案化結構之精準度。

參照第11圖，第11圖是本發明第二較佳實施例之一變化型。本變化型與上述第二較佳實施之主要差異在於第一群組210a及/或第二群組210b內至少具有一寬度相異之第一條狀圖案210，因此可使得原本位於不同第一條狀圖案210側壁之側壁子310被形成於同一第一條狀圖案210的相對應側壁上，避免了圖案化犧牲層的間距誤差對圖案化結構位置產生影響，因而可提昇圖案化結構之精準度。由於本變化型之結構以及製程實質上相似於上述之第二較佳實施例，在此便不加贅述。

此外，根據不同產品需求，亦可以相互搭配結合上述之各較佳實施例以及變化型之特徵。舉例來說，可以同時採用第二較佳 實施例以及其變化型，致使至少一第二條狀圖案之寬度大於第一條狀圖案之寬度，且第一區域內之第一群組及/或第二群組至少具有一寬度相異之第一條狀圖案，但不限於此。

在此需注意的是，雖然上述係以非平面場效電晶體作為本發明實施例圖案化結構的應用標的，然而其不應視為限制本發明應用領域的條件。在不違背本發明之精神下，其亦可被應用於各式高密度與積集度的圖案化結構或裝置中，例如導電結構、電連接結構等圖案化結構。

綜上所述，本發明之實施例係提供一種利用側壁圖案轉移技術製作圖案化結構的方法。藉由使得至少一第一條狀圖案及/或第二條狀圖案具有相異的寬度及/或間距，以減少部份區域的尺寸，例如淺溝渠絕緣結構，或進一步免除了圖案化犧牲層的間距誤差對後續圖案化結構位置之影響，因而提昇了圖案化結構之精準度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧基底

110‧‧‧墊層

160‧‧‧佈局圖案

200‧‧‧圖案化犧牲層

210‧‧‧第一條狀圖案

210a‧‧‧第一群組

210b‧‧‧第二群組

220‧‧‧第二條狀圖案

310‧‧‧側壁子

R1‧‧‧第一區域

R2‧‧‧第二區域

S1‧‧‧第一間距

S2‧‧‧第二間距

W1‧‧‧第一寬度

W2‧‧‧第二寬度

Claims (15)

1. 一種產生佈局圖案的方法，其中該佈局圖案包括鰭狀電晶體電路佈局，該方法包括：提供一佈局圖案至電腦系統；對該佈局圖案進行分類，以區分成兩個次圖案以及一空白圖案，其中各該次圖案係具有互呈整數倍的節距(pitch)，且該空白圖案係位於該些次圖案間，各該次圖案包括複數個條狀圖案；產出複數個第一條狀圖案，其中該些第一條狀圖案的長邊邊緣係切齊於相對應該些條狀圖案的長邊邊緣，且該些第一條狀圖案彼此等距(spacing)以及等寬；產出至少二第二條狀圖案，其中該些第二條狀圖案之位置係相對應於該空白圖案之位置，且該些第二條狀圖案的寬度或間距相異於該些第一條狀圖案的寬度或間距；以及輸出該些第一條狀圖案以及該些第二條狀圖案至一光罩。
2. 如請求項第1項所述產生佈局圖案的方法，其中各該次圖案間具有一距離，該距離與各該節距不呈整數倍。
3. 如請求項第1項所述產生佈局圖案的方法，其中該些第一條狀圖案係位於該些第二條狀圖案的至少兩側。
4. 如請求項第1項所述產生佈局圖案的方法，其中各該第一條狀圖案以及各該第二條狀圖案均具有一長軸，其中該些長軸彼此平行。
5. 如請求項第1項所述產生佈局圖案的方法，其中該些第一條狀圖案係區分成至少兩群組，且該些群組的間距係小於各該第一條狀圖 案的5倍寬度。
6. 如請求項第5項所述產生佈局圖案的方法，其中該些第二條狀圖案係設置於該些群組之間。
7. 如請求項第1項所述產生佈局圖案的方法，其中該些第二條狀圖案的寬度或間距會相等於該些第一條狀圖案的寬度或間距。
8. 如請求項第1項所述產生佈局圖案的方法，另包括施行一光學鄰近校正運算，以決定各該第二條狀圖案的寬度及間距。
9. 一種產生佈局圖案的方法，其中該佈局圖案包括鰭狀電晶體電路佈局，該方法包括：提供一佈局圖案至電腦系統，其中該佈局圖案包括一次圖案，且該次圖案具有互呈整數倍的節距；對該次圖案進行分類，以區分成一第一次圖案以及一第二次圖案，該第一次圖案及該第二次圖案各自包括複數個條狀圖案；產出複數個第一條狀圖案，其中該些第一條狀圖案的長邊邊緣切齊於相對應該第一次圖案的該些條狀圖案的長邊邊緣，且該些第一條狀圖案彼此等距以及等寬；產出至少一第二條狀圖案，其中該第二條狀圖案的長邊邊緣切齊於相對應該第二次圖案的該些條狀圖案的長邊邊緣，且該第二條狀圖案的寬度相異於各該第一條狀圖案的寬度；以及輸出該些第一條狀圖案以及該第二條狀圖案至一光罩。
10. 如請求項第9項所述產生佈局圖案的方法，其中該次圖案另包 括另一第一次圖案，且該第一次圖案及該另一第一次圖案分別位於該第二次圖案的至少兩側。
11. 如請求項第9項所述產生佈局圖案的方法，其中該些第一條狀圖案係設置於該第二條狀圖案的至少兩側。
12. 如請求項第9項所述產生佈局圖案的方法，其中各該第一條狀圖案以及該第二條狀圖案均具有一長軸，且該些長軸彼此平行。
13. 如請求項第9項所述產生佈局圖案的方法，其中該些第一條狀圖案間具有一第一間距，各該第一條狀圖案具有一第一寬度，且該第二條狀圖案的寬度實質上等於該第一間距以及該第一寬度的總和。
14. 如請求項第9項所述產生佈局圖案的方法，其中該第二條狀圖案的兩相對邊緣切齊於相對應該第二次圖案的邊緣。
15. 如請求項第9項所述產生佈局圖案的方法，另包括施行一光學鄰近校正運算，以決定該第二條狀圖案的寬度。