CN111554686A - 半导体结构及其制备方法、光刻掩膜版 - Google Patents

半导体结构及其制备方法、光刻掩膜版 Download PDF

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Abstract

本发明提供一种半导体结构及其制备方法以及光刻掩膜版，制备方法包括：提供半导体基底，包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区；刻蚀半导体基底，以形成若干器件沟道孔及若干虚拟沟道孔。本发明在沟道孔区及栅极隔槽区之间形成虚拟孔区，从而在沟道孔区形成器件沟道孔的同时在虚拟孔区形成虚拟沟道孔，虚拟沟道孔的形成可以使得栅极隔槽区上方的掩膜材料副产物进入虚拟沟道孔中，从而减少这一部分副产物进入沟道孔区的器件沟道孔中，也就减少了副产物对器件沟道孔刻蚀的影响，减少刻蚀过程中的阻挡，从而可以改善器件沟道孔的圆度及贯通性，也有利于提高各器件沟道孔之间的均匀性的提高，有利于提高器件整体性能。

Description

半导体结构及其制备方法、光刻掩膜版
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法及光刻掩膜版。
背景技术
目前三维存储器的存储单元都是在高深宽比的沟道孔中形成的，而高深宽比的沟道孔通常都是通过等离子干法刻蚀来实现，存储单元高深宽比沟道孔的圆度以及贯通性直接决定器件的存储性能，目前的沟道孔的排布多种多样，例如，以9排孔排列形成，当然也存在其他排布的沟道孔，然而，在沟道孔的形成过程中，某些沟道孔，例如9排孔中的外排孔，易于受到周围结构环境的影响，从而使得该区域的沟道孔的贯通性及圆度极大地受到影响。
因此，如何提供一种半导体结构及其制备方法，以解决现有技术中上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法及光刻掩膜版，用于解决现有技术中某些沟道孔易于受到周围结构环境的影响，从而使得该区域的沟道孔的贯通性及圆度极大地受到影响等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：
提供半导体基底，所述半导体基底包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区，所述第一方向平行于所述半导体基底的表面；
以刻蚀掩膜层作为掩膜对所述半导体基底进行刻蚀，以于所述沟道孔区形成若干器件沟道孔，于所述虚拟孔区形成若干虚拟沟道孔。
可选地，所述半导体基底包括半导体衬底及形成于所述半导体衬底上的叠层结构，所述叠层结构包括交替叠置的介质层及牺牲层，其中，所述器件沟道孔及所述虚拟沟道孔均穿过所述叠层结构。
可选地，所述的半导体结构的制备方法还包括：在所述栅极隔槽区对应的所述叠层结构中形成栅极隔槽；通过所述栅极隔槽将所述牺牲层替换为栅极层。
可选地，所述的半导体结构的制备方法还包括：在所述器件沟道孔内形成沟道结构，在所述虚拟沟道孔内形成虚拟结构。
可选地，所述沟道孔区的若干所述器件沟道孔呈阵列排布，所述虚拟孔区的若干所述虚拟沟道孔沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
可选地，定义沿所述第二方向所述虚拟孔区的相邻两所述虚拟沟道孔之间的距离为第一距离，所述沟道孔区的相邻两所述器件沟道孔之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
可选地，所述沟道孔区具有n排器件沟道孔，所述n排器件沟道孔沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区的一排所述器件沟道孔与所述虚拟沟道孔之间的距离为第三距离，并定义沿所述第一方向所述沟道孔区的相邻两个所述器件沟道孔之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
可选地，所述沟道孔区的呈阵列排布的若干所述器件沟道孔包括邻近所述虚拟孔区的外排器件沟道孔，所述外排器件沟道孔包含若干沿所述第二方向间隔排列的所述器件沟道孔；若干所述虚拟沟道孔分别与所述外排器件沟道孔的相邻两个所述器件沟道孔之间的间隔的中心对齐。
可选地，所述虚拟沟道孔的特征尺寸与所述器件沟道孔的特征尺寸的比大于1且小于3。
本发明还提供一种半导体结构，所述半导体结构优选采用本发明提供的半导体结构的制备方法制备得到，当然，也可以采用其他方法制备，所述半导体结构包括：
半导体基底，所述半导体基底包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区，所述第一方向平行于所述半导体基底的表面；
形成于所述半导体基底中的沟道结构，且所述沟道结构位于所述沟道孔区；
形成于所述半导体基底中的虚拟结构，且所述虚拟结构位于所述虚拟孔区。
可选地，所述半导体基底包括半导体衬底及形成于所述半导体衬底上的叠层结构，所述叠层结构包括交替叠置的介质层及栅极层，其中，所述沟道结构及所述虚拟结构均穿过所述叠层结构。
可选地，所述栅极隔槽区对应的所述叠层结构中形成有隔槽填充结构，且所述隔槽填充结构形成于所述叠层结构中。
可选地，所述沟道孔区的若干所述沟道结构呈阵列排布，所述虚拟孔区的若干所述虚拟结构沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
可选地，定义沿所述第二方向所述虚拟孔区的相邻两所述虚拟结构之间的距离为第一距离，所述沟道孔区的相邻两所述沟道结构之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
可选地，所述沟道孔区具有n排沟道结构，所述n排沟道结构沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述沟道结构沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区的一排所述沟道结构与所述虚拟结构之间的距离为第三距离，并定义沿所述第一方向所述沟道孔区的相邻两个所述沟道结构之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
可选地，所述沟道孔区的呈阵列排布的若干所述沟道结构包括邻近虚拟孔区的外排沟道结构，所述外排沟道结构包含若干沿所述第二方向间隔排列的所述沟道结构；若干所述虚拟结构分别与所述外排沟道结构的相邻两个所述沟道结构之间的间隔的中心对齐。
可选地，所述虚拟结构的特征尺寸与所述沟道结构的特征尺寸的比大于1且小于3。
本发明该提供一种光刻掩膜版，所述光掩膜版优选为在基于本发明的制备方法制备本发明的半导体结构的过程中使用，当然也可以用于其他结构制备中，所述光刻掩膜版包括：
第一图案区，对应于存储器的沟道孔区，所述第一图案区包括若干沟道孔图形，所述沟道孔图形用于形成所述沟道孔区的器件沟道孔；
第二图案区，对应于存储器的虚拟孔区，所述第二图案区包括若干虚拟孔图形，所述虚拟孔图形用于形成所述虚拟孔区的虚拟沟道孔，所述第一图案区与第二图案区沿第一方向排布。
可选地，所述第一图案区的若干所述沟道孔图形呈阵列排布，所述第二图案区的若干所述虚拟沟道孔图形沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
可选地，定义沿所述第二方向所述第二图案区的相邻两所述虚拟沟道孔图形之间的距离为第一距离，所述第一图案区的相邻两所述器件沟道孔图形之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
可选地，所述第一图案区具有n排器件沟道孔图形，所述n排器件沟道孔图形沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔图形沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述第二图案区的一排所述器件沟道孔图形与所述虚拟沟道孔图形之间的距离为第三距离，沿所述第一方向所述第一图案区的相邻两个所述器件沟道孔图形之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
可选地，所述第一图案区的呈阵列排布的若干所述器件沟道孔图形包括邻近所述第二图案区的外排器件沟道孔图形，所述外排沟道孔图形包含若干沿所述第二方向间隔排列的所述器件沟道孔图形；若干所述虚拟沟道孔图形分别与所述外排器件沟道孔图形的相邻两个所述器件沟道孔图形之间的间隔的中心对齐。
可选地，所述虚拟孔图形的特征尺寸与所述沟道孔图形的特征尺寸的比大于1且小于3。
如上所述，本发明的半导体结构及其制备方法以及光刻掩膜版，在沟道孔区及栅极隔槽区之间形成虚拟孔区，从而在沟道孔区形成器件沟道孔的同时在虚拟孔区形成虚拟沟道孔，虚拟沟道孔的形成可以使得栅极隔槽区上方的掩膜材料副产物进入虚拟沟道孔中，从而减少这一部分副产物进入沟道孔区的器件沟道孔中，也就减少了副产物对器件沟道孔刻蚀的影响，减少刻蚀过程中的阻挡，从而可以改善器件沟道孔的圆度及贯通性，也有利于提高各器件沟道孔之间的均匀性的提高，有利于提高器件整体性能。
附图说明
图1显示为本发明半导体结构制备的工艺流程图。
图2显示为本发明一示例半导体结构制备中提供半导体基底的结构示意图。
图3显示为本发明一示例半导体结构制备中形成刻蚀掩膜层的结构示意图。
图4显示为本发明一示例半导体结构制备中形成的刻蚀掩膜层的俯视示意图。
图5显示为本发明一示例半导体结构制备中形成器件沟道孔及虚拟沟道孔的示意图。
图6显示为本发明一对比例的半导体结构示意图。
图7(a)-(c)显示为本发明一对比例形成的器件沟道孔所存在的缺陷。
图8显示为本发明一示例提供的半导体结构的示意图。
图9显示为本发明一示例刻蚀掩膜版的结构示意图。
元件标号说明
100 半导体基底
101 半导体衬底
102、104、106、108、110、 介质层
112、114、116
103、105、107、109、111、 牺牲层
113、115
200 叠层结构
300 刻蚀掩膜层
301 沟道孔图形
3011 沟道孔图形单元行
3012 沟道孔图形单元
302 虚拟孔图形
3021 虚拟孔图形单元行
3022 虚拟孔图形单元
401 器件沟道孔
402 虚拟沟道孔
403 沟道结构
404 虚拟结构
500 光刻掩膜版
501 沟道孔图形
5011 沟道孔图形单元行
5012 沟道孔图形单元
502 虚拟孔图形
5021 虚拟孔图形单元行
5022 虚拟孔图形单元
S1～S2 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：
提供半导体基底，所述半导体基底包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区，所述第一方向平行于所述半导体基底的表面；
以所述刻蚀掩膜层作为掩膜对所述半导体基底进行刻蚀，以基于所述沟道孔图形于所述沟道孔区形成器件沟道孔，基于所述虚拟孔图形于所述虚拟孔区形成虚拟沟道孔。
下面将结合附图详细说明本发明的半导体结构的制备方法。
如图1中的S1及图2所示，提供半导体基底100，所述半导体基底100包含沿第一方向相邻的沟道孔区A、虚拟孔区B以及栅极隔槽区C。
具体的，在一示例中，所述沟道孔区A相对的两侧均依次划分出所述虚拟孔区B以及所述栅极隔槽区C，即任一所述沟道孔区A和所述栅极隔槽区C之间均形成所述虚拟孔区B。在一示例中，参考图4所示，所述第一方向包括图中的x方向，这里，所述第一方向认为是包括x方向以及与x方向相反的方向，图4中示出了一种沟道孔区A和虚拟孔区B的排布方式，其中，在虚拟孔区B的两侧可以均形成有栅极隔槽区C，图中未示出。其中，所述沟道孔区A用于形成器件沟道孔，后续会在所述器件沟道孔内形成沟道结构，如在器件沟道孔内形成NAND串，该NAND串能够进行数据的存储。所述虚拟孔区B用于形成虚拟沟道孔，后续在所述虚拟沟道孔内形成虚拟结构，如在所述虚拟沟道孔内会形成填充物，但该填充物不能进行数据的存储。该虚拟沟道孔可以用作多种用途，除了本申请的用途之外，还可以用于增加器件支撑等用途。所述栅极隔槽区C用于后续形成栅极隔槽，以进一步用于制备器件的栅极，通过所述栅极隔槽将所述牺牲层替换为栅极层，进一步，还在所述栅极隔槽中形成隔槽填充结构，如包括W材料或多晶硅材料的填充结构，以将器件的源极引出。例如，本示例可以是三维存储器中的9排孔结构，每一字9排孔被两个栅极隔槽区B隔开。
所述半导体基底100可以是单层材料层，也可以是多层材料层构成的叠层结构，可以是硅材料层、锗材料层、SOI(Silicon-on-insulator，绝缘体上硅)等。在一示例中，如图2所示，所述半导体基底100包括半导体衬底101及形成于所述半导体衬底101上的叠层结构200，所述叠层结构200包括交替叠置的介质层102、104、106、108、110、112、114、116及牺牲层103、105、107、109、111、113、115。
其中，该示例中，所述半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底101包括单晶硅衬底。另外，所述半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底101中还可以具有外围电路。
另外，所述叠层结构200的所述介质层包括但不限于二氧化硅层，所述叠层结构200的所述牺牲层包括但不限于氮化硅层，可选地，所述介质层与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述介质层几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构200。在一示例中，所述叠层结构200可以包括由下至上依次交替叠置的所述介质层及所述牺牲层，所述叠层结构200的底层及顶层均为所述介质层，如图2中的介质层102和介质层116，位于顶层的所述介质层116的上表面即为所述叠层结构200的上表面。所述叠层结构200内所述介质层及所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构200内所述介质层及所述牺牲层的层数及厚度可以根据实际需要进行设定，此处不做限定。
如图1中的S2及图3-5所示，以所述刻蚀掩膜层300作为掩膜对所述半导体基底100进行刻蚀，以所述沟道孔区形成器件沟道孔401，于所述虚拟孔区形成虚拟沟道孔402。在一示例中，当所述半导体基底100包括半导体衬底101及形成于所述半导体衬底101上的叠层结构200时，所述所述器件沟道孔401及所述虚拟沟道孔402均贯穿所述叠层结构200。在一示例中，所述刻蚀掩膜层300包括对应于所述沟道孔区A的沟道孔图形301以及对应于所述虚拟孔区B的虚拟孔图形302。所述刻蚀掩膜层300形成在所述半导体基底100上用于后续制备器件沟道孔401及虚拟沟道孔402，所述沟道孔图形301对应形成后续的器件沟道孔401，所述虚拟孔图形302用于形成后续的虚拟沟道孔402。
具体的，在一示例中，如图3所示，可以是先在所述半导体基底100上形成刻蚀掩膜材料层，即，首先将刻蚀掩膜材料层至少覆盖所述沟道孔区A、所述虚拟孔区B以及所述栅极隔槽区C，其形成工艺包括但不限于化学气相沉积工艺，再通过光刻刻蚀的工艺对其进行图形化，可以是对所述沟道孔区A、所述虚拟孔区B上的所述刻蚀掩膜材料层进行图形化，不对所述栅极隔槽区C上的所述刻蚀掩膜材料层进行图形化，从而得到所述刻蚀掩膜层300，以基于其对所述半导体基底100进行刻蚀。另外，所述刻蚀掩膜层300可以是单层材料层也可以是叠层材料层，依据实际需求进行选择，在一可选示例中，可以是自下而上依次叠置的C层及SION层，在另一示例中，所述刻蚀掩膜层300可以是单层材料层，其材料包括C。
对于所述刻蚀掩膜层300上的所述沟道孔图形301及所述虚拟孔图形302，参见图3及图4所示，其中，图4显示为所述刻蚀掩膜层300的部分结构的俯视图，对应于所述栅极隔槽区C的部分未示出。在一示例中，所述沟道孔图形301包括至少一行沟道孔图形单元行3011，例如，对于9排孔排布的结构，包括9行所述沟道孔图形单元行3011，各所述沟道孔图形单元行沿第一方向排布，所述沟道孔图形单元行3011包括若干个沿第二方向均匀间隔排布的沟道孔图形单元3012，所述虚拟孔图形302包括至少一行虚拟孔图形单元行3021，如图4所示，显示为一行所述虚拟孔图形单元行3021，所述虚拟孔图形单元行3021包括若干个沿所述第二方向均匀间隔排布的虚拟孔图形单元3022。其中，所述第一方向如图中的x方向所示，所述第二方向与所述第一方向垂直，如图中y方向所示。在一可选示例中，所述沟道孔区A、所述虚拟孔区B以及所述栅极隔槽区C呈矩形规则分布，三者的延伸方向相平行，例如，均平行于图中的y方向。
其中，在一可选示例中，设置所述虚拟孔图形单元行3021上相邻所述虚拟孔图形单元3022之间的距离P1大于所述沟道孔图形单元行3011上相邻所述沟道孔图形单元3012之间的距离P0，在一优选示例中，设置P1与P0的比大于1且小于3，例如可以是1.5倍、2倍，一方面，有利于防止刻蚀过程中所述虚拟孔图形单元3022与所述虚拟孔图形单元3022对应的孔在干法刻蚀过程中由于等离子体(plasma)作用而相融(merge)在一起；另一方面，有利于控制所述虚拟孔图形单元3022之间的稀疏度，使其相对较密，有利于消耗更多的副产物。
在另一可选示例中，所述沟道孔图形单元行3011的数量包括至少两行，例如，对于9排孔排布的结构，包括9行所述沟道孔图形单元行3011，且各所述沟道孔图形单元行3011沿所述第一方向排布，其中，设置所述虚拟孔图形单元行3021与与其相邻的所述沟道孔图形单元行3011之间的距离L1大于相邻所述沟道孔图形单元行3011之间的距离L0，在一优选示例中，设置L1与L0的比大于1且小于3，例如可以是1.5倍、2倍，一方面，可以设置所述虚拟孔图形单元3022(dummy孔)的尺寸大于沟道孔图形单元3012(存储孔)尺寸，此时，在最外排沟道孔图形单元3012和所述虚拟孔图形单元3022之间形成的副产物会分别进入所述虚拟孔图形单元3022和沟道孔图形单元3012，L1>L0可以使副产物进入所述虚拟孔图形单元3022中更多，这样能够使得最外排沟道孔图形单元3012与里面七排沟道孔图形单元3012有近似的副产物进入。另外，所述虚拟孔图形单元3022更大，所述虚拟孔图形单元3022与沟道孔图形单元3012之间需要保持更大的空间以有利于防止在干法刻蚀过程中等离子体的作用使所述虚拟孔图形单元3022与沟道孔图形单元3012相融(merge)在一起。另一方面，设置上述比例小于3倍，有利于减小占用空间，防止由于尺寸过大侵占后续栅极隔槽区(gateline slit)的沟道空间，而对后续工艺造成困难。
另外，在一示例中，设置所述虚拟孔图形单元3022与与其相邻的所述沟道孔图形单元行3011上相邻的所述沟道孔图形单元3012之间间距的中心相对齐，也就是说，对于位于所述沟道孔区的最外面一行所述沟道孔单元行3011而言，这一行中相邻的两个所述沟道孔图形单元3012的对称轴线上存在一个所述虚拟孔图形单元3022，上述对称结构的排布，可以有利于副产物的均匀分布。
作为示例，所述虚拟孔图形302的特征尺寸(如图中D1所示)与所述沟道孔图形301的特征尺寸(如图中D0所示)的比大于1且小于3，例如，可以是1.5倍、2倍，这里需要说明的是，所述虚拟孔图形302的特征尺寸是指所述虚拟孔图形302中用于形成所述虚拟沟道孔402的一个单元，也相当于形成的单个所述虚拟沟道孔402的特征尺寸，同理，所述沟道孔图形301的特征尺寸是指所述沟道孔图形301中用于形成所述器件沟道孔401的一个单元，也相当于形成的单个所述器件沟道孔401的特征尺寸。该示例中，将所述虚拟孔图形302的特征尺寸相对于所述沟道孔图形301的特征尺寸做大，在减少副产物对所述器件沟道孔401影响的同时，还由于大尺寸的孔底部由于尺寸较大一般不容易被副产物(如C-F聚合物)所阻挡，从而可以提高刻蚀得到的所述虚拟沟道孔402的圆度及贯通性，从而可以为了后续沉积氧化物、氮化物、多晶硅等更方便，以利于作为支撑功能，另外，可以穿透到衬底，作为支撑功能，在后续湿法去除氮化物等材料层时而不会发生大面积坍塌。
继续参见图5所示，以所述刻蚀掩膜层300作为掩膜对所述半导体基底100进行刻蚀，以基于所述沟道孔图形301于所述沟道孔区形成器件沟道孔401，基于所述虚拟孔图形302于所述虚拟孔区形成虚拟沟道孔402。其中，在以所述刻蚀掩膜层300作为掩膜对所述半导体基底100进行刻蚀的过程中，位于所述栅极隔槽区C上方的所述刻蚀掩膜层300的材料产生的副产物(如C-F聚合物)容易落入相邻的刻蚀孔中，本发明的方案中，所形成的副产物进入所述虚拟孔区B中的所述虚拟沟道孔402中，从而减少这一部分副产物进入所述沟道孔区A的所述器件沟道孔401中，也就减少了副产物对器件沟道孔401刻蚀的影响，减少刻蚀过程中的阻挡，从而可以改善器件沟道孔401的圆度及贯通性，也有利于提高各所述器件沟道孔401之间的均匀性的提高，提高器件整体性能。
作为示例，所述沟道孔区A的若干所述器件沟道孔401呈阵列排布，所述虚拟孔区B的若干所述虚拟沟道孔402沿第二方向间隔排布，所述第二方向垂直于所述第一方向，所述第一方向参见图4中x方向所示，所述第二方向参见图4中y方向所示。在一示例中，所述器件沟道孔401及所述虚拟沟道孔402基于本实施例所述的刻蚀掩膜层300刻蚀得到，其相关特征的描述可以参考本实施例对所述刻蚀掩膜层300的相关描述。
作为示例，定义沿所述第二方向所述虚拟孔区B的相邻两所述虚拟沟道孔之间的距离为第一距离(图中未示出，对应参见图4中的P1)，所述沟道孔区A的相邻两所述器件沟道孔之间的距离为第二距离(图中未示出，对应参见图4中的P0)，所述第一距离与所述第二距离之比大于1且小于3，例如可以是1.5倍、2倍。
作为示例，所述沟道孔区具有n排器件沟道孔，所述n排器件沟道孔沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区的一排所述器件沟道孔与所述虚拟沟道孔之间的距离为第三距离(图中未示出，对应参见图4中的L1)，并定义沿所述第一方向所述沟道孔区的相邻两个所述器件沟道孔之间的距离为第四距离(图中未示出，对应参见图4中的L0)，所述第三距离与所述第四距离之比大于1且小于3，例如可以是1.5倍、2倍。
作为示例，所述沟道孔区的呈阵列排布的若干所述器件沟道孔包括邻近所述虚拟孔区的外排器件沟道孔，所述外排器件沟道孔包含若干沿所述第二方向间隔排列的所述器件沟道孔；若干所述虚拟沟道孔分别与所述外排器件沟道孔的相邻两个所述器件沟道孔之间的间隔的中心对齐。也就是说，对于位于所述沟道孔区的最外面一行所述器件沟道孔而言，这一行中相邻的两个所述器件沟道孔的对称轴线上存在一个所述虚拟沟道孔，上述对称结构的排布，可以有利于副产物的均匀分布。
作为示例，所述虚拟沟道孔的特征尺寸(图中未示出，对应参见图4中的D1)与所述器件沟道孔的特征尺寸(图中未示出，对应参见图4中的D0)的比大于1且小于3，例如，可以是1.5倍、2倍。
本发明还提供一对比例，如图6及图7(a)-7(c)所示，该对比例中，在半导体基底100中只划分有沟道孔区A及栅极隔槽区C，在沟道孔区A形成器件沟道孔的同时，由于周围的栅极隔槽区C上方存在着掩膜材料，在刻蚀过程中影响器件沟道孔的刻蚀，图6中示出了两组沟道孔区A以及将其隔开的三组栅极隔槽区C，其中，图示的沟道孔区A为9排孔排布的结构，9排孔与9排孔之间的过渡区被光阻阻挡不会被刻蚀，这种情况会形成loadingeffect(周围结构差异效应)，即在9排孔结构中外排孔(第一排和第九排孔)和内排孔(其余孔)在消耗刻蚀掩膜层(如，carbon hard mask)时形成的C-F聚合物数量不一样，通常使得9排孔中外排孔被过多的C-F聚合物阻挡蚀刻的进行，会极大的影响高深宽比的器件沟道孔的贯通性及圆度，出现如图7(a)-7(c)所示的问题，即出现孔不贯通、尺寸明显缩小以及孔圆度差等。而本发明增加虚拟孔区并刻蚀形成虚拟沟道孔的方案可以有效解决上述问题。
如图8所示，参见图1-5，本发明还提供一种半导体结构，所述半导体结构优选采用本发明的半导体结构的制备方法制备得到，当然，也可以采用其他方法制备得到，其中，有关所述半导体结构的特征及其相关描述可以参见上述关于半导体结构的制备方法的描述，其特征适用于所述半导体结构，上述对于所述刻蚀掩膜层300中所述沟道孔图形301的描述适用于基于其形成的所述半导体结构中所述器件沟道孔401，上述对于所述刻蚀掩膜层300中所述虚拟孔图形302的描述适用于基于其形成的所述半导体结构中所述虚拟沟道孔402，这里本领域技术人员可以知晓的，在此不再赘述，其中，所述半导体结构包括：半导体基底100、沟道结构403、虚拟结构404，其中：
所述半导体基底100包含沿第一方向相邻的沟道孔区A、虚拟孔区B以及栅极隔槽区C，所述第一方向平行于所述半导体基底100的表面；
所述沟道结构403形成于所述半导体基底100中，且所述沟道结构位于所述沟道孔A区；
所述虚拟结构404形成于所述半导体基底100中，且所述虚拟结构位于所述虚拟孔B区。
其中，会在所述器件沟道孔内形成沟道结构403，如在器件沟道孔内形成NAND串，该NAND串能够进行数据的存储。在所述虚拟沟道孔内形成虚拟结构404，如在所述虚拟沟道孔内会形成填充物，但该填充物不能进行数据的存储。该虚拟沟道孔可以用作多种用途，除了本申请的用途之外，还可以用于增加器件支撑等用途。另外，所述栅极隔槽区C用于形成栅极隔槽，以用于制备器件的栅极，可选地，通过所述栅极隔槽将叠层结构中的牺牲层替换为栅极层，进一步，还在所述栅极隔槽中形成隔槽填充结构，如包括W材料或多晶硅材料的填充结构，以将器件的源极引出。
作为示例，所述半导体基底100包括半导体衬底101及形成于所述半导体衬底101上的叠层结构200，所述叠层结构200包括交替叠置的介质层及栅极层，其中，所述沟道结构403及所述虚拟结构404均形成于所述叠层结构200中。
作为示例，所述栅极隔槽区C对应的所述叠层结构200中形成有隔槽填充结构，且所述隔槽填充结构形成于所述叠层结构200中。
作为示例，所述沟道孔区A的若干所述沟道结构403呈阵列排布，所述虚拟孔区B的若干所述虚拟结构404沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
作为示例，定义沿所述第二方向所述虚拟孔区B的相邻两所述虚拟结构404之间的距离为第一距离，所述沟道孔区A的相邻两所述沟道结构403之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
作为示例，所述沟道孔区A具有n排沟道结构403，所述n排沟道结构403沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述沟道结构403沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区B的一排所述沟道结构403与所述虚拟结构404之间的距离为第三距离，并定义沿所述第一方向所述沟道孔区A的相邻两个所述沟道结构403之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
作为示例，所述沟道孔区A的呈阵列排布的若干所述沟道结构403包括邻近虚拟孔区B的外排沟道结构403，所述外排沟道结构403包含若干沿所述第二方向间隔排列的所述沟道结构403；若干所述虚拟结构404分别与所述外排沟道结构403的相邻两个所述沟道结构403之间的间隔的中心对齐。
作为示例，所述虚拟结构404的特征尺寸与所述沟道结构403的特征尺寸的比大于1且小于3。
如图9所示，并参见图1-5，本发明还提供一种光刻掩膜版500，例如，应用于存储器沟道孔刻蚀工艺中，其中，所述光掩膜版可以用于本发明的所述半导体结构制备方法中，可以用于形成上述半导体结构制备方法中的所述刻蚀掩膜层300，所述光刻掩膜版500上的第一图案区对应于所述光刻掩膜层上的所述沟道孔图形301的描述，所述光刻掩膜版500上的第二图案区对应于所述光刻掩膜层上的所述虚拟孔图形302的描述，所述光刻掩膜版500的相关特征的描述可以参考本实施例的所述半导体结构制备方法中所述刻蚀掩膜层300的相关描述，在此不再赘述，其中，所述光刻掩膜版500包括：第一图案区以及第二图案区，其中：
所述第一图案区对应于存储器的沟道孔区A，包括沟道孔图形501，所述沟道孔图形501用于形成所述沟道孔区A的器件沟道孔401；
所述第二图案区对应于存储器的虚拟孔区B，包括虚拟孔图形502，所述虚拟孔图形502用于形成所述虚拟孔区B的虚拟沟道孔402，所述第一图案区与第二图案区沿第一方向排布。
作为示例，所述第一图案区的若干所述沟道孔图形呈阵列排布，所述第二图案区的若干所述虚拟沟道孔图形沿第二方向间隔排布，所述第二方向垂直于所述第一方向。也就是说，在一示例中，所述沟道孔图形501包括至少一行沟道孔图形单元行5011(对应于所述沟道孔图形单元行3011)，所述沟道孔图形单元行5011包括若干个沿所述第一方向均匀间隔排布的沟道孔图形单元5012(对应于所述沟道孔图形单元3012)，所述虚拟孔图形502包括至少一行虚拟孔图形单元行5021(对应于所述虚拟孔图形单元行3021)，所述虚拟孔图形单元行5021包括若干个沿所述第一方向均匀间隔排布的虚拟孔图形单元5022(对应于所述虚拟孔图形单元3022)。
作为示例，定义沿所述第二方向所述第二图案区的相邻两所述虚拟沟道孔图形之间的距离为第一距离，所述第一图案区的相邻两所述器件沟道孔图形之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。也就是说，在一示例中，所述虚拟孔图形单元行5021上相邻所述虚拟孔图形单元5022之间的距离与所述沟道孔图形单元行5011上相邻所述沟道孔图形单元5012之间距离的比大于1且小于3。
作为示例，所述第一图案区具有n排器件沟道孔图形，所述n排器件沟道孔图形沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔图形沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述第二图案区的一排所述器件沟道孔图形与所述虚拟沟道孔图形之间的距离为第三距离，且沿所述第一方向所述第一图案区的相邻两个所述器件沟道孔图形之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。也就是说，在一示例中，作为示例，所述沟道孔图形单元行5011的数量包括至少两行，且各所述沟道孔图形单元行5011沿垂直于所述沟道孔区延伸方向上排布，其中，所述虚拟孔图形单元行5021与与其相邻的所述沟道孔图形单元行5011之间的距离与相邻所述沟道孔图形单元行5011之间的距离的比大于1且小于3。
作为示例，所述第一图案区的呈阵列排布的若干所述器件沟道孔图形包括邻近所述第二图案区的外排器件沟道孔图形，所述外排沟道孔图形包含若干沿所述第二方向间隔排列的所述器件沟道孔图形；若干所述虚拟沟道孔图形分别与所述外排器件沟道孔图形的相邻两个所述器件沟道孔图形之间的间隔的中心对齐。也就是说，在一示例中，所述虚拟孔图形单元5022与与其相邻的所述沟道孔图形单元行5011上相邻的所述沟道孔图形单元5012的中心相对齐。
作为示例，所述虚拟孔图形的特征尺寸与所述沟道孔图形的特征尺寸的比大于1且小于3，也就是说，在一示例中，所述虚拟孔图形单元5022的特征尺寸与所述沟道孔图形单元5012的特征尺寸的比大于1且小于3。
综上所述，本发明的半导体结构及其制备方法以及光刻掩膜版，在沟道孔区及栅极隔槽区之间形成虚拟孔区，从而在沟道孔区形成器件沟道孔的同时在虚拟孔区形成虚拟沟道孔，虚拟沟道孔的形成可以使得栅极隔槽区上方的掩膜材料副产物进入虚拟沟道孔中，从而减少这一部分副产物进入沟道孔区的器件沟道孔中，也就减少了副产物对器件沟道孔刻蚀的影响，减少刻蚀过程中的阻挡，从而可以改善器件沟道孔的圆度及贯通性，也有利于提高各器件沟道孔之间的均匀性的提高，有利于提高器件整体性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种半导体结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体基底，所述半导体基底包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区，所述第一方向平行于所述半导体基底的表面；
以刻蚀掩膜层作为掩膜对所述半导体基底进行刻蚀，以于所述沟道孔区形成若干器件沟道孔，于所述虚拟孔区形成若干虚拟沟道孔。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体基底包括半导体衬底及形成于所述半导体衬底上的叠层结构，所述叠层结构包括交替叠置的介质层及牺牲层，其中，所述器件沟道孔及所述虚拟沟道孔均穿过所述叠层结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，还包括：在所述栅极隔槽区对应的所述叠层结构中形成栅极隔槽；通过所述栅极隔槽将所述牺牲层替换为栅极层。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，还包括：在所述器件沟道孔内形成沟道结构，在所述虚拟沟道孔内形成虚拟结构。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述沟道孔区的若干所述器件沟道孔呈阵列排布，所述虚拟孔区的若干所述虚拟沟道孔沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，定义沿所述第二方向所述虚拟孔区的相邻两所述虚拟沟道孔之间的距离为第一距离，所述沟道孔区的相邻两所述器件沟道孔之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述沟道孔区具有n排器件沟道孔，所述n排器件沟道孔沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区的一排所述器件沟道孔与所述虚拟沟道孔之间的距离为第三距离，并定义沿所述第一方向所述沟道孔区的相邻两个所述器件沟道孔之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
8.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述沟道孔区的呈阵列排布的若干所述器件沟道孔包括邻近所述虚拟孔区的外排器件沟道孔，所述外排器件沟道孔包含若干沿所述第二方向间隔排列的所述器件沟道孔；若干所述虚拟沟道孔分别与所述外排器件沟道孔的相邻两个所述器件沟道孔之间的间隔的中心对齐。
9.根据权利要求1-8中任意一项所述的半导体结构的制备方法，其特征在于，所述虚拟沟道孔的特征尺寸与所述器件沟道孔的特征尺寸的比大于1且小于3。
10.一种半导体结构，其特征在于，所述半导体结构包括：
半导体基底，所述半导体基底包含沿第一方向相邻的沟道孔区、虚拟孔区以及栅极隔槽区，所述第一方向平行于所述半导体基底的表面；
形成于所述半导体基底中的沟道结构，且所述沟道结构位于所述沟道孔区；
形成于所述半导体基底中的虚拟结构，且所述虚拟结构位于所述虚拟孔区。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体基底包括半导体衬底及形成于所述半导体衬底上的叠层结构，所述叠层结构包括交替叠置的介质层及栅极层，其中，所述沟道结构及所述虚拟结构均穿过所述叠层结构。
12.根据权利要求11所述的半导体结构，其特征在于，所述栅极隔槽区对应的所述叠层结构中形成有隔槽填充结构，且所述隔槽填充结构形成于所述叠层结构中。
13.根据权利要求10所述的半导体结构，其特征在于，所述沟道孔区的若干所述沟道结构呈阵列排布，所述虚拟孔区的若干所述虚拟结构沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
14.根据权利要求13所述的半导体结构，其特征在于，定义沿所述第二方向所述虚拟孔区的相邻两所述虚拟结构之间的距离为第一距离，所述沟道孔区的相邻两所述沟道结构之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
15.根据权利要求13所述的半导体结构，其特征在于，所述沟道孔区具有n排沟道结构，所述n排沟道结构沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述沟道结构沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述虚拟孔区的一排所述沟道结构与所述虚拟结构之间的距离为第三距离，并定义沿所述第一方向所述沟道孔区的相邻两个所述沟道结构之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
16.根据权利要求13所述的半导体结构，其特征在于，所述沟道孔区的呈阵列排布的若干所述沟道结构包括邻近虚拟孔区的外排沟道结构，所述外排沟道结构包含若干沿所述第二方向间隔排列的所述沟道结构；若干所述虚拟结构分别与所述外排沟道结构的相邻两个所述沟道结构之间的间隔的中心对齐。
17.根据权利要求10-16中任意一项所述的半导体结构，其特征在于，所述虚拟结构的特征尺寸与所述沟道结构的特征尺寸的比大于1且小于3。
18.一种光刻掩膜版，其特征在于，所述光刻掩膜版包括：
第一图案区，对应于存储器的沟道孔区，所述第一图案区包括若干沟道孔图形，所述沟道孔图形用于形成所述沟道孔区的器件沟道孔；
第二图案区，对应于存储器的虚拟孔区，所述第二图案区包括若干虚拟孔图形，所述虚拟孔图形用于形成所述虚拟孔区的虚拟沟道孔，所述第一图案区与第二图案区沿第一方向排布。
19.根据权利要求18所述的光刻掩膜版，其特征在于，所述第一图案区的若干所述沟道孔图形呈阵列排布，所述第二图案区的若干所述虚拟沟道孔图形沿第二方向间隔排布，所述第二方向垂直于所述第一方向。
20.根据权利要求19所述的光刻掩膜版，其特征在于，定义沿所述第二方向所述第二图案区的相邻两所述虚拟沟道孔图形之间的距离为第一距离，所述第一图案区的相邻两所述器件沟道孔图形之间的距离为第二距离，所述第一距离与所述第二距离之比大于1且小于3。
21.根据权利要求19所述的光刻掩膜版，其特征在于，所述第一图案区具有n排器件沟道孔图形，所述n排器件沟道孔图形沿所述第一方向均匀间隔排列，n为大于或等于2的整数；每排所述器件沟道孔图形沿所述第二方向均匀间隔排列；定义沿所述第一方向最靠近所述第二图案区的一排所述器件沟道孔图形与所述虚拟沟道孔图形之间的距离为第三距离，且沿所述第一方向所述第一图案区的相邻两个所述器件沟道孔图形之间的距离为第四距离，所述第三距离与所述第四距离之比大于1且小于3。
22.根据权利要求19所述的光刻掩膜版，其特征在于，所述第一图案区的呈阵列排布的若干所述器件沟道孔图形包括邻近所述第二图案区的外排器件沟道孔图形，所述外排沟道孔图形包含若干沿所述第二方向间隔排列的所述器件沟道孔图形；若干所述虚拟沟道孔图形分别与所述外排器件沟道孔图形的相邻两个所述器件沟道孔图形之间的间隔的中心对齐。
23.根据权利要求18-22中任意一项所述的光刻掩膜版，其特征在于，所述虚拟孔图形的特征尺寸与所述沟道孔图形的特征尺寸的比大于1且小于3。
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