CN113488450A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括衬底及形成于衬底上的堆叠结构。衬底包括器件区及位于器件区外围的切割道区，堆叠结构包括位于器件区的第一堆叠结构及位于切割道区的第二堆叠结构。第一堆叠结构形成有沿垂直于所述第一堆叠结构的方向延伸的器件沟道，第二堆叠结构形成有多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道。其中，器件沟道的关键尺寸小于第一参照沟道的关键尺寸。当该半导体器件进行电子束检测时，基于器件沟道及多个第一参照沟道各自呈现的电压衬度特征，不仅可以判断器件沟道是否存在刻蚀缺陷，还可以判断器件沟道产生刻蚀缺陷的原因，检测效率高，降低了对产能的影响。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

半导体器件的制造过程中，为了保证生产良率，在完成整个沟道制程后需要对沟道进行刻蚀缺陷的检测。沟道的刻蚀缺陷有两种：一种是沟道的关键尺寸较小，导致沟道孔的刻蚀深度不足而未贯穿半导体器件的堆叠结构，使得沟道没有和堆叠结构下方的衬底接触；另一种是沟道的关键尺寸足够大，刻蚀形成的沟道孔贯穿堆叠结构至衬底，但沟道孔内有刻蚀气体残余，导致沟道孔内的沉积材料被腐蚀，使得形成的沟道出现缺损断裂。其中，沟道的关键尺寸较小时，沟道孔的刻蚀深度不足，不易有刻蚀气体残余，因此，沟道一般只存在上述两种刻蚀缺陷之一。

目前，常用电子束检测的技术手段来检测沟道的刻蚀缺陷。然而，不管沟道存在哪一种刻蚀缺陷，沟道在电子束检测下的结果都是呈现出暗场电压衬度的特征，虽然可以确定沟道存在刻蚀缺陷，却无法判断出刻蚀缺陷的种类，也即无法确定刻蚀缺陷产生的原因。现有技术中，通过电子束检测确定沟道存在刻蚀缺陷后，还需要采用透射电子显微镜进行检测以进一步确定沟道刻蚀缺陷产生的原因。但是，采用透射电子显微进行检测时，不仅要耗费较多的时间和成本，还需要停止产线，严重影响了产能。

发明内容

有鉴于此，本发明提供一种半导体器件及其制造方法，通过电子束检测所述半导体器件时，不仅可以判断该半导体器件的沟道是否存在刻蚀缺陷，还可以判断产生刻蚀缺陷的原因，检测效率高，有利于降低对产能的影响。

为了实现上述目的，本发明一方面提供一种半导体器件，包括：

衬底，包括器件区及位于所述器件区外围的切割道区；以及

堆叠结构，形成于所述衬底上，包括位于所述器件区的第一堆叠结构及位于所述切割道区的第二堆叠结构，所述第一堆叠结构形成有沿垂直于所述第一堆叠结构的方向延伸的器件沟道，所述第二堆叠结构形成有参照沟道，所述参照沟道包括多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道；

所述器件沟道、所述参照沟道远离所述衬底的一端的直径定义为关键尺寸，所述器件沟道的关键尺寸小于所述第一参照沟道的关键尺寸。

本发明另一方面还提供一种半导体器件的制造方法，包括如下步骤：

提供衬底，所述衬底包括器件区及位于所述器件区外围的切割道区；

在所述衬底上形成堆叠结构，所述堆叠结构包括位于所述器件区的第一堆叠结构及位于所述切割道区的第二堆叠结构；

在所述第一堆叠结构中形成沿垂直于所述第一堆叠结构的方向延伸的器件沟道，以及在所述第二堆叠结构中形成参照沟道，所述参照沟道包括多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道，其中，所述器件沟道的关键尺寸小于所述第一参照沟道的关键尺寸，所述器件沟道、所述参照沟道远离所述衬底的一端的直径定义为关键尺寸；

对所述堆叠结构进行电子束检测，基于所述器件沟道呈现的电压衬度特征判断所述器件沟道是否存在刻蚀缺陷，并且在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道呈现的电压衬度特征判断所述器件沟道产生刻蚀缺陷的原因。

与现有技术相比，本发明具有的有益效果为：所述半导体器件中，通过在位于切割道区的堆叠结构中增设多个第一参照沟道，所述第一参照沟道被配置为关键尺寸大于器件沟道的关键尺寸、且贯穿所述堆叠结构，由此，当所述半导体器件进行电子束检测时，基于所述器件沟道及多个所述第一参照沟道各自呈现的电压衬度特征，不仅可以判断所述器件沟道是否存在刻蚀缺陷，还可以判断所述器件沟道产生刻蚀缺陷的原因，从而不需要额外采用透射电子显微进行检测，检测效率高，有利于降低对产能的影响；再者，所述第一参照沟道设于所述切割道区，不会占用器件区的空间，从而也不会影响所述器件沟道的正常设置。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是本发明一实施例中的半导体器件的俯视结构示意图。

图2是图1所示半导体器件的II部分的放大图。

图3是图2所示半导体器件沿III-III方向的截面图，其中，半导体器件的各沟道中均不存在刻蚀缺陷。

图4是图3所示半导体器件的各沟道在电子束检测下呈现的电压衬度特征的结果示意图。

图5是本发明另一实施例中的半导体器件沿III-III方向的截面图，其中，器件沟道和第二参照沟道存在第一类刻蚀缺陷、第一参照沟道不存在刻蚀缺陷。

图6是图5所示半导体器件的各沟道在电子束检测下呈现的电压衬度特征的结果示意图。

图7是本发明又一实施例中的半导体器件沿III-III方向的截面图，其中，器件沟道、第一参照沟道及第二参照沟道均存在第二类刻蚀缺陷。

图8是图7所示半导体器件的各沟道在电子束检测下呈现的电压衬度特征的结果示意图。

图9是本发明提供的半导体器件的制造方法的流程示意图。

主要元件符号说明：

衬底 20

器件区 21

切割道区 22

第一切割道区 221

第二切割道区 222

沟道阵列区 223

堆叠结构 40

第一堆叠结构 41

第二堆叠结构 42

器件沟道 61

第二参照沟道 62

第一参照沟道 63

第一方向 X

第二方向 Y

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。

请一并参阅图1至图3，本发明提供一种半导体器件，包括衬底20及形成于所述衬底20上的堆叠结构40。具体地，如图1及图2所示，所述衬底20包括器件区21及位于所述器件区21外围的切割道区22；如图3所示，所述堆叠结构40包括位于所述器件区21的第一堆叠结构41及位于所述切割道区22的第二堆叠结构42。

其中，所述衬底20可以由半导体材料或者非导电材料制成，所述半导体材料包括但不限于硅、锗、硅锗、砷化镓、绝缘体上硅或者绝缘体上锗，所述非导电材料包括但不限于玻璃、塑料或者蓝宝石。如图1所示，本发明的一实施例中，所述衬底20为半导体硅衬底，所述衬底20包括呈多行多列阵列分布的多个器件区21，所述切割道区22包括沿第一方向X延伸且沿第二方向Y间隔的多个第一切割道区221、以及沿所述第二方向Y延伸且沿所述第一方向X间隔的多个第二切割道区222。具体地，本实施例中，所述第一方向X为图1所示的横向，所述第二方向Y为图1所示的纵向，所述第一方向X与所述第二方向Y垂直；所述多个第一切割道区221和所述多个第二切割道区222呈垂直交叉分布，每一所述器件区21呈矩形，相邻的所述器件区21之间通过一所述第一切割道区221或者一所述第二切割道区222间隔开。在其他实施例中，所述第一方向X可以与所述第二方向Y呈一定夹角但不垂直，所述多个第一切割道区221和所述多个第二切割道区222呈倾斜交叉分布，每一所述器件区21呈平行四边形。

可以理解的是，所述衬底20通常为圆形，因此，每行或每列排布的所述器件区21的数量可能会有所不同；此外，所述衬底20的大小不同时，所述器件区21的总数量也会不同，对此不作限定。

当然，在其他实施例中，根据实际需要，所述衬底20也可以只定义有一个所述器件区21，所述器件区21具有较大的面积，从而能够在所述器件区21制造出体积较大的存储芯片。

需要说明的是，每一所述器件区21用于设置器件结构(包括但不限于第一堆叠结构41)，以在每一所述器件区21制造一存储芯片；所述切割道区22用于分割相邻的所述器件区21，以使相邻的存储芯片相互分离。其中，所述器件区21用于制造存储芯片的具体方法可以采用本领域已知的存储芯片的制造方法，对此不作赘述；所述切割道区22可以通过激光切割、机械切割、刻蚀等本领域常用的方法来分割相邻的所述器件区21，对此也不作赘述。

如图3所示，所述第一堆叠结构41和所述第二堆叠结构42均包括沿远离所述衬底20的方向交替层叠的隔离层(未标示)和牺牲层(未标示)，所述牺牲层形成于相邻的两个所述隔离层之间，所述牺牲层可以被选择性地去除并替换成栅极层。所述隔离层的材料包括但不限于氧化硅或者碳化硅，所述牺牲层的材料包括但不限于氮化硅或者氮氧化硅。所述隔离层和所述牺牲层可以通过化学气相沉积、物理气相沉积、原子层沉积等本领域常用的方法形成，对此不作赘述。

其中，所述第一堆叠结构41和所述第二堆叠结构42位于同一层的牺牲层或隔离层均相同。所述第一堆叠结构41和所述第二堆叠结构42可以同步形成于所述衬底20上，即所述第一堆叠结构41和所述第二堆叠结构42形成一体的堆叠结构40，使得所述堆叠结构40的形成工艺简单，有利于降低所述半导体器件的制造难度；显然，所述第一堆叠结构41和所述第二堆叠结构42也可以间隔形成于所述衬底20上，即所述第一堆叠结构41和所述第二堆叠结构42相互分离，当通过所述切割道区22分割多个所述器件区21时，切除所述第二堆叠结构42不会影响所述第一堆叠结构41，有利于提高所述器件区21制造的存储芯片的合格率。如图3所示，本发明的实施例中，所述第一堆叠结构41和第二堆叠结构42同步形成，二者由相同的牺牲层和相同的隔离层交替层叠构成，所述隔离层为氧化硅层，所述牺牲层为氮化硅层，从而形成一体的O/N结构的所述堆叠结构40。

请参阅图2及图3，所述第一堆叠结构41形成有沿垂直于所述第一堆叠结构41的方向延伸的器件沟道61。具体地，本发明的实施例中，每一所述器件区21的第一堆叠结构41中均形成有一个或者多个所述器件沟道61。本发明的一实施例中，附图1中仅示出了一个所述器件沟道61。需要说明的是，所述器件沟道61的形成过程包括刻蚀工艺、沉积工艺等多个步骤，所述器件沟道61的具体形成方法、结构及作用与本领域已知的沟道的形成方法、结构及作用相同，对此不做赘述。

如背景技术中所述，经历过刻蚀工艺所形成的器件沟道61中存在刻蚀缺陷时，可能会存在因关键尺寸小产生的刻蚀缺陷(定义为第一类刻蚀缺陷)，也可能会存在因刻蚀气体残余产生的刻蚀缺陷(定义为第二类刻蚀缺陷)，然而根据所述器件沟道61在电子束检测下呈现的电压衬度特征只能确定所述器件沟道61是否存在刻蚀缺陷，却无法判断出刻蚀缺陷的种类，从而无法确定刻蚀缺陷产生的原因，给半导体器件的生产带来不便。

其中，电子束检测的原理为：采用电子束扫描半导体器件时，电子束能穿透半导体器件的堆叠结构抵达衬底的表面，然后激发衬底产生二次电子，二次电子可以通过正常的沟道传输至半导体器件的表面，通过对二次电子的收集和分析即可捕捉光学检查设备无法检测的缺陷。若半导体器件的沟道存在背景技术中所述任一种刻蚀缺陷时，都会导致衬底发出的二次电子难以通过沟道传输至半导体器件的表面，使得沟道在电子束检测下的结果呈现出暗场电压衬度的特征。相反地，沟道不存在刻蚀缺陷时，该沟道在电子束检测下的结果呈现出明场电压衬度的特征。

为了在确定所述器件沟道61存在刻蚀缺陷时能够快速判断其产生刻蚀缺陷的原因，本发明提供的所述半导体器件中，所述第二堆叠结构42形成有参照沟道，根据所述参照沟道在电子束检测下呈现的电压衬度特征即可判断所述器件沟道61产生刻蚀缺陷的原因。

具体地，如图2及图3所示，本发明的实施例中，所述参照沟道包括多个沿垂直于所述第二堆叠结构42的方向延伸并穿通所述第二堆叠结构42的第一参照沟道63。与所述器件沟道61类似，所述第一参照沟道63的具体形成方法、结构及作用也和本领域已知的沟道的形成方法、结构及作用相同，故对此也不做赘述。其中，所述器件沟道61和所述第一参照沟道63各自的刻蚀工艺步骤可以在同一个刻蚀工艺中同步完成，也可以在刻蚀参数相同的不同刻蚀工艺中分步完成，对此不作限定。

需要重点说明的是，本发明的实施例中，每一沟道(即所述器件沟道61、所述参照沟道)远离所述衬底20的一端的直径定义为关键尺寸，所述器件沟道61的关键尺寸被配置为小于所述第一参照沟道63的关键尺寸。其中，所述第一参照沟道63被配置为贯穿所述第二堆叠结构42的沟道，使得所述第一参照沟道63存在刻蚀缺陷时只可能存在前述第二类刻蚀缺陷，而不会存在前述第一类刻蚀缺陷。

本发明的实施例中，所述器件沟道61形成于所述第一堆叠结构41、所述第一参照沟道63形成于所述第二堆叠结构42，而所述第一堆叠结构41和所述第二堆叠结构42由相同的牺牲层和相同的隔离层交替层叠构成，因此所述器件沟道61和所述第一参照沟道63可视为形成于相同的堆叠结构中；进一步的，本发明的实施例中，所述器件沟道61和所述第一参照沟道63各自的刻蚀工艺步骤在同一个刻蚀工艺中同步完成或者在刻蚀参数相同的不同刻蚀工艺中分步完成，因此所述器件沟道61和所述第一参照沟道63可视为采用相同的刻蚀工艺形成于相同的堆叠结构中。可以理解的是，所述器件沟道61和所述第一参照沟道63的不同之处只在于关键尺寸不同时，因此，二者在电子束检测下各自呈现的电压衬度特征可以作为相互参照的判断依据，以确定二者之中的至少一个存在刻蚀缺陷时产生该刻蚀缺陷的原因。

从而，本发明的实施例中，当所述半导体器件进行电子束检测时，所述器件沟道61呈现的电压衬度特征用于判断器件沟道61是否存在刻蚀缺陷，在确定所述器件沟道61存在刻蚀缺陷时，所述第一参照沟道63呈现的电压衬度特征可以用于判断所述器件沟道61产生刻蚀缺陷的原因。也即是说，所述半导体器件进行电子束检测后，基于所述器件沟道61及多个所述第一参照沟道63各自呈现的电压衬度特征，不仅可以判断所述器件沟道61是否存在刻蚀缺陷，还可以判断所述器件沟道61产生刻蚀缺陷的原因，从而不需要额外采用透射电子显微进行检测，检测效率高，有利于降低对产能的影响。再者，所述第一参照沟道63设于所述切割道区22，不会占用所述器件区21的空间，从而也不会影响所述器件沟道61的设置。

具体地，请一并参阅图3及图4，本发明的一实施例中，所述器件沟道61和每一所述第一参照沟道63在电子束检测下均呈现明场电压衬度的特征时，则可判断所述器件沟道61和每一所述第一参照沟道63均为正常沟道，即所述器件沟道61和每一所述第一参照沟道63均不存在刻蚀缺陷。

请一并参阅图5及图6，本发明的另一实施例中，所述器件沟道61在电子束检测下呈现暗场电压衬度的特征、且每一所述第一参照沟道63在电子束检测下均呈现明场电压衬度的特征时，则可判断所述器件沟道61存在前述第一类刻蚀缺陷而每一所述第一参照沟道63不存在刻蚀缺陷，所述器件沟道61未贯穿所述第一堆叠结构41至所述衬底20(如图5所示)。具体判断过程为：所述第一参照沟道63的关键尺寸大于所述器件沟道61的关键尺寸，通过刻蚀形成的沟道孔中，所述第一参照沟道63对应的沟道孔的空间大于所述器件沟道61对应的沟道孔的空间，从理论上讲，空间较大的所述第一参照沟道63的沟道孔更易残余有刻蚀气体，所述第一参照沟道63相比于所述器件沟道61更容易出现前述第二类刻蚀缺陷，因此当多个所述第一参照沟道63均不存在所述第二类刻蚀缺陷时，即意味着所述器件沟道61存在所述第二类刻蚀缺陷的概率较小，故所述器件沟道61存在的刻蚀缺陷可以推断为所述第一类刻蚀缺陷。

请一并参阅图7及图8，本发明的又一实施例中，所述器件沟道61和至少部分所述第一参照沟道63在电子束检测下呈现暗场电压衬度的特征时，则可以判断所述器件沟道61和至少部分所述第一参照沟道63存在前述第二类刻蚀缺陷，所述器件沟道61和至少部分所述第一参照沟道63中存在因刻蚀气体的腐蚀产生的缺损断裂(如图7所示)。具体判断过程为：如前所述，半导体器件的沟道中一般只存在所述第一类刻蚀缺陷和所述第二类刻蚀缺陷中的一种，且所述第一参照沟道63只可能存在所述第二类刻蚀缺陷，因此，当所述器件沟道61和部分所述第一参照沟道63均存在刻蚀缺陷时，只能是所述第二类刻蚀缺陷。

优选地，请再次参阅图2及图3，本发明的一实施例中，所述参照沟道还包括多个沿垂直于所述第二堆叠结构42的方向延伸的第二参照沟道62，所述第二参照沟道62的关键尺寸被配置为等于所述器件沟道61的关键尺寸。从而，通过电子束检测确定所述器件沟道61存在刻蚀缺陷时，所述第一参照沟道63和所述第二参照沟道62呈现的电压衬度特征用于共同判断所述器件沟道61产生刻蚀缺陷的原因，有利于提高判断准确性。

其中，所述第二参照沟道62的具体形成方法、结构及作用和本领域已知的沟道的形成方法、结构及作用相同，对此不做赘述；所述器件沟道61、所述第一参照沟道63和所述第二参照沟道62各自的刻蚀工艺步骤可以在同一个刻蚀工艺中同步完成，也可以在刻蚀参数相同的不同刻蚀工艺中分步完成。

具体地，如图3及图4所示，本发明的一实施例中，当所述器件沟道61、每一所述第二参照沟道62以及每一所述第一参照沟道63均呈现明场电压衬度时，则可判断所述器件沟道61、每一所述第二参照沟道62和每一所述第一参照沟道63均为正常沟道，即所述器件沟道61、每一所述第二参照沟道62和每一所述第一参照沟道63均不存在刻蚀缺陷。

如图5及图6所示，本发明的另一实施例中，当所述器件沟道61及每一所述第二参照沟道62呈现暗场电压衬度、且每一所述第一参照沟道63呈现明场电压衬度时，确定所述器件沟道61及每一所述第二参照沟道62存在前述第一类刻蚀缺陷、而每一所述第一参照沟道63不存在刻蚀缺陷。所述器件沟道61未贯穿所述第一堆叠结构41至所述衬底20、多个所述第二参照沟道62则未贯穿所述第二堆叠结构42至所述衬底20(如图5所示)。具体判断过程为：所述器件沟道61和所述第二参照沟道62的关键尺寸相同且小于所述第一参照沟道63的关键尺寸，通过刻蚀形成的沟道孔中，所述器件沟道61和所述第二参照沟道62各自对应的沟道孔的空间基本相同、且小于所述第一参照沟道63对应的沟道孔的空间，同样的，从理论上讲，空间较大的所述第一参照沟道63的沟道孔更易残余有刻蚀气体，所述第一参照沟道63相比于所述器件沟道61、所述第二参照沟道62更容易出现前述第二类刻蚀缺陷，因此，当多个所述第一参照沟道63均不存在所述第二类刻蚀缺陷时，即意味着所述器件沟道61及所述第二参照沟道62中存在所述第二类刻蚀缺陷的概率较小；进一步的，假设所述器件沟道61和/或所述第二参照沟道62中存在所述第二类刻蚀缺陷，所述器件沟道61和全部所述第二参照沟道62都出现所述第二类刻蚀缺陷的概率也极小甚至为零，因此，所述器件沟道61和全部所述第二参照沟道62均存在刻蚀缺陷时，只可能是所述第一类刻蚀缺陷。

如图7及图8所示，本发明的又一实施例中，当所述器件沟道61及至少部分所述第一参照沟道63均呈现暗场电压衬度、且至少部分所述第二参照沟道62呈现明场电压衬度时时，则可以判断呈现暗场电压衬度的所述器件沟道61、所述第二参照沟道62及所述第一参照沟道63存在前述第二类刻蚀缺陷。呈现暗场的所述器件沟道61、所述第二参照沟道62及所述第一参照沟道63存在因刻蚀气体的腐蚀产生的缺损断裂(如图7所示)。具体判断过程为：多个所述第二参照沟道62等同于多个器件沟道61，因此，所述器件沟道61存在所述第一类刻蚀缺陷时，每一所述第二参照沟道62必然也存在所述第一类刻蚀缺陷，但是所述器件沟道61存在刻蚀缺陷时，有至少部分所述第二参照沟道62呈现明场电压衬度，即有至少部分所述第二参照沟道62不存在刻蚀缺陷，因此，所述器件沟道61和部分所述第二参照沟道62存在的刻蚀缺陷只能是所述第二类刻蚀缺陷，所述第一参照沟道63也只可能存在所述第二类刻蚀缺陷。

本发明的实施例中，通过在所述第二堆叠结构42中增设多个所述第二参照沟道62，所述第二参照沟道62被配置为关键尺寸与所述器件沟道61的关键尺寸相同，当所述半导体器件进行电子束检测时，所述第二参照沟道62和所述第一参照沟道63呈现的电压衬度特征用于共同判断所述器件沟道61产生刻蚀缺陷的原因，可以减小刻蚀气体残余的不规律性带来的影响，从而提高判断所述器件沟道61产生刻蚀缺陷的原因的准确性。

可以理解的是，在其他实施例中，所述器件区21的数量为多个，每一所述器件区21内的所述器件沟道61的数量为一个或多个时，所述半导体器件可以不设置所述第二参照沟道62，多个所述器件区21内的多个所述器件沟道61本身可以起到多个所述第二参照沟道62的作用，对此不作赘述。

在其他实施例中，所述衬底20的器件区21只有一个，但所述器件区21内的所述器件沟道61的数量为多个时，所述半导体器件同样可以不设置所述第二参照沟道62，所述器件区21内的多个所述器件沟道61本身可以起到多个所述第二参照沟道62的作用，对此也不作赘述。

请再次参阅图2，所述切割道区22定义有至少一沟道阵列区223，所述参照沟道(即多个所述第一参照沟道63和多个所述第二参照沟道62)形成于所述沟道阵列区223对应的所述第二堆叠结构42中。具体地，如图1所示，本发明的一实施例中，每一所述第一切割道区221包括至少一所述沟道阵列区223，多个所述沟道阵列区223分布于所述衬底20的不同位置，优选地，多个所述沟道阵列区223沿所述衬底20的径向分布于不同位置。

在其他实施例中，多个所述沟道阵列区223也可以分布于所述第二切割道区222内，且沿所述衬底20的径向分布于不同位置。在其他实施例中，多个所述沟道阵列区223还可以同时分布于所述第一切割道区221和所述第二切割道区222内，且沿所述衬底20的径向分布于不同位置，或者每一所述器件区21都相邻设置有一所述沟道阵列区223。

在其他实施例中，所述沟道阵列区223也可以为一个，所述沟道阵列区223分布于同一所述第一切割道区221或者同一所述第二切割道区222内，所述第一参照沟道63和所述第二参照沟道62分布于同一所述第一切割道区221或者同一所述第二切割道区222内。显然，在其他实施例中，多个所述第一参照沟道63可以分布于至少一所述第一切割道区221内，而多个所述第二参照沟道62分布于至少一所述第二切割道区222内。

其中，多个所述第一参照沟道63可以沿同一方向间隔排列成行或列，多个所述第二参照沟道62也可以沿同一方向间隔排列成行或列，且所述第一参照沟道63的间隔方向可以与所述第二参照沟道62的间隔方向相同或不同，当所述第一参照沟道63与所述第二参照沟道62的间隔方向相同时，所述第一参照沟道63可以与所述第二参照沟道62排列成同一行或列，或者不同行或列，对此不作限定。如图2所示，本发明的一实施例中，多个所述第一参照沟道63和多个所述第二参照沟道62沿同一方向的排列成两行。

可以理解的是，本发明的实施例中，所述衬底20的不同位置设有多个所述沟道阵列区223时，每一所述器件区21均对应有与其最为邻近的一所述沟道阵列区223，相比于其他的沟道阵列区223内的参照沟道，每一所述器件区21内的器件沟道61与所述最为邻近的沟道阵列区223内的参照沟道的刻蚀效果更为接近。从而，当所述器件区21内的器件沟道61存在刻蚀缺陷时，基于所述器件区21最为邻近的所述沟道阵列区223内的参照沟道呈现的电压衬度特征，进而判断所述器件区21的器件沟道61产生刻蚀缺陷的原因，可靠性更高。

请参阅图9，本发明还提供一种如上所述半导体器件的制造方法，具体包括以下步骤。

步骤S1，提供衬底，所述衬底包括器件区及位于所述器件区外围的切割道区。

请参阅图1，本发明的一实施例中，所述衬底20包括阵列分布的多个器件区21，所述切割道区22包括呈交叉分布的多个第一切割道区221及多个第二切割道区222，相邻的所述器件区21之间通过一所述第一切割道区221或者一所述第二切割道区222间隔开。在其他实施例中，根据实际需要，所述衬底20也可以只定义有一个所述器件区21，所述器件区21具有较大的面积，从而能够在所述器件区21制造出体积较大的半导体器件(例如存储芯片)。

需要说明的是，每一所述器件区21用于制造一存储芯片，所述切割道区22用于分割相邻的所述器件区21以使相邻的存储芯片相互分离。其中，所述器件区21用于制造存储芯片的具体方法可以采用本领域已知的存储芯片的制造方法，对此不作赘述；所述切割道区22可以通过激光切割、机械切割、刻蚀等本领域常用的方法来分割相邻的所述器件区21，对此也不作赘述。

其中，所述衬底20可以由半导体材料或者非导电材料制成，所述半导体材料包括但不限于硅、锗、硅锗、砷化镓、绝缘体上硅或者绝缘体上锗，所述非导电材料包括但不限于玻璃、塑料或者蓝宝石，优选采用半导体硅衬底。

步骤S2，在所述衬底上形成堆叠结构，所述堆叠结构包括位于所述器件区的第一堆叠结构及位于所述切割道区的第二堆叠结构。

请参阅图3，本发明的一实施例中，所述第一堆叠结构41和所述第二堆叠结构42同步形成于所述衬底20上，二者均包括沿远离所述衬底20的方向交替层叠的隔离层(未标示)和牺牲层(未标示)，且二者位于同一层的牺牲层或隔离层均相同，从而形成一体结构的堆叠结构40。在其他实施例中，所述第一堆叠结构41和所述第二堆叠结构42可以间隔形成于所述衬底上。

其中，所述隔离层的材料包括但不限于氧化硅或者碳化硅，所述牺牲层的材料包括但不限于氮化硅或者氮氧化硅，所述隔离层和所述牺牲层可以通过化学气相沉积、物理气相沉积、原子层沉积等本领域常用的方法形成，对此不作赘述。

步骤S3，在所述第一堆叠结构中形成沿垂直于所述第一堆叠结构的方向延伸的器件沟道，以及在所述第二堆叠结构中形成参照沟道，所述参照沟道包括多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道，其中，所述器件沟道的关键尺寸小于所述第一参照沟道的关键尺寸，所述器件沟道、所述参照沟道远离所述衬底的一端的直径定义为关键尺寸。

请一并参阅图2及图3，本发明的一实施例中，每一所述器件区21的第一堆叠结构41中均形成有一个所述器件沟道61，所述第二堆叠结构42中形成有多个第一参照沟道63。在其他实施例中，每一所述器件区21的所述第一堆叠结构41中可以形成多个所述器件沟道61。

需要说明的是，所述器件沟道61、所述第一参照沟道63的形成过程均包括刻蚀工艺、沉积工艺等多个步骤，所述器件沟道61、所述第一参照沟道63的具体形成方法、结构及作用也和本领域已知的沟道的形成方法、结构及作用相同，对此不做赘述。其中，所述器件沟道61和所述第一参照沟道63各自的刻蚀工艺步骤可以在同一个刻蚀工艺中同步完成，也可以在刻蚀参数相同的不同刻蚀工艺中分步完成，对此不作限定。

本发明的实施例中，所述器件沟道61形成于所述第一堆叠结构41、所述第一参照沟道63形成于所述第二堆叠结构42，而所述第一堆叠结构41和所述第二堆叠结构42由相同的牺牲层和相同的隔离层交替层叠构成，因此所述器件沟道61和所述第一参照沟道63可视为形成于相同的堆叠结构中；进一步的，本发明的实施例中，所述器件沟道61和所述第一参照沟道63各自的刻蚀工艺步骤在同一个刻蚀工艺中同步完成或者在刻蚀参数相同的不同刻蚀工艺中分步完成，因此所述器件沟道61和所述第一参照沟道63可视为采用相同的刻蚀工艺形成于相同的堆叠结构中。可以理解的是，所述器件沟道61和所述第一参照沟道63的不同之处只在于关键尺寸不同时，二者在电子束检测下各自呈现的电压衬度特征可以作为相互参照的判断依据，以确定二者之中的至少一个存在刻蚀缺陷时产生该刻蚀缺陷的原因。

步骤S4，对所述堆叠结构进行电子束检测，基于所述器件沟道呈现的电压衬度特征判断所述器件沟道是否存在刻蚀缺陷，并且在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道呈现的电压衬度特征判断所述器件沟道产生刻蚀缺陷的原因。

本发明提供的所述半导体器件的制造方法中，通过在位于所述切割道区22的第二堆叠结构42中增设多个所述第一参照沟道63，所述第一参照沟道63被配置为关键尺寸大于所述器件沟道61(位于所述器件区21的第一堆叠结构41中)的关键尺寸、且贯穿所述第二堆叠结构42，由此，当所述半导体器件进行电子束检测时，基于所述器件沟道61及所述第一参照沟道63各自呈现的电压衬度特征，不仅可以判断所述器件沟道61是否存在刻蚀缺陷，还可以判断所述器件沟道61产生刻蚀缺陷的原因，从而不需要再额外采用透射电子显微进行检测，检测效率高，有利于降低对产能的影响；再者，所述第一参照沟道63设于所述切割道区22，不会占用所述器件区21的空间，从而也不会影响所述器件沟道61的正常设置。

具体地，请一并参阅图3及图4，本发明的一实施例中，所述器件沟道61和每一所述第一参照沟道63在电子束检测下均呈现明场电压衬度的特征时，则可判断所述器件沟道61和每一所述第一参照沟道63均为正常沟道，即所述器件沟道61和每一所述第一参照沟道63均不存在刻蚀缺陷。

请一并参阅图5及图6，本发明的另一实施例中，所述器件沟道61在电子束检测下呈现暗场电压衬度的特征、且每一所述第一参照沟道63在电子束检测下均呈现明场电压衬度的特征时，则可判断所述器件沟道61存在第一类刻蚀缺陷(即因关键尺寸小产生的刻蚀缺陷)、而每一所述第一参照沟道63不存在刻蚀缺陷。如图5所示，所述器件沟道61未贯穿所述第一堆叠结构41至所述衬底20。

请一并参阅图7及图8，本发明的又一实施例中，所述器件沟道61和至少部分所述第一参照沟道63在电子束检测下呈现暗场电压衬度的特征时，则可以判断所述器件沟道61和至少部分所述第一参照沟道63存在第二类刻蚀缺陷(即因刻蚀气体残余产生的刻蚀缺陷)。如图7所示，所述器件沟道61和至少部分所述第一参照沟道63中存在因刻蚀气体的腐蚀产生的缺损断裂。

需要说明的是，基于所述器件沟道61及所述第一参照沟道63呈现的电压衬度特征，进而判断所述器件沟道61存在刻蚀缺陷时产生刻蚀缺陷的原因，其具体判断过程可参考前述半导体器件的相关内容，此处不再赘述。

优选地，请再次参阅图2及图3，本发明的一实施例中，为了提高判断所述器件沟道61产生刻蚀缺陷的原因的准确性，所述参照沟道还包括形成于所述第二堆叠结构42中且沿垂直于所述第二堆叠结构42的方向延伸的的多个第二参照沟道62，所述第二参照沟道62的关键尺寸被配置为等于所述器件沟道61的关键尺寸。其中，所述第二参照沟道62的具体形成方法、结构及作用和本领域已知的沟道的形成方法、结构及作用相同，对此不做赘述；所述器件沟道61、所述第一参照沟道63和所述第二参照沟道62各自的刻蚀工艺步骤可以在同一个刻蚀工艺中同步完成，也可以在刻蚀参数相同的不同刻蚀工艺中分步完成，对此也不作限定。

本发明提供所述半导体器件的制造方法中，步骤S4中所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道呈现的电压衬度特征判断所述器件沟道产生刻蚀缺陷的原因”具体包括：在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因。

具体地，如图3及图4所示，本发明的一实施例中，所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因”包括：

当所述器件沟道61、每一所述第二参照沟道62以及每一所述第一参照沟道63均呈现明场电压衬度时，确定所述器件沟道61、每一所述第二参照沟道62和每一所述第一参照沟道63均为正常沟道，即所述器件沟道61、每一所述第二参照沟道62和每一所述第一参照沟道63均不存在刻蚀缺陷。

如图5及图6所示，本发明的另一实施例中，所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因”还包括：

当所述器件沟道61及每一所述第二参照沟道62均呈现暗场电压衬度，且每一所述第一参照沟道63呈现明场电压衬度时，确定所述器件沟道61及每一所述第二参照沟道62存在前述第一类刻蚀缺陷、而每一所述第一参照沟道63不存在刻蚀缺陷。如图5所示，所述器件沟道61未贯穿所述第一堆叠结构41至所述衬底20、多个所述第二参照沟道62则未贯穿所述第二堆叠结构42至所述衬底20。

如图7及图8所示，本发明的又一实施例中，所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因”还包括：

当所述器件沟道61及至少部分所述第一参照沟道63均呈现暗场电压衬度，且至少部分所述第二参照沟道62呈现明场电压衬度时时，确定呈现暗场电压衬度的所述器件沟道61、所述第二参照沟道62及所述第一参照沟道63存在前述第二类刻蚀缺陷。如图7所示，呈现暗场的所述器件沟道61、所述第二参照沟道62及所述第一参照沟道63存在因刻蚀气体的腐蚀产生的缺损断裂。

同样的，基于所述器件沟道61、所述第一参照沟道63以及所述第二参照沟道62呈现的电压衬度特征，进而判断所述器件沟道61存在刻蚀缺陷时产生刻蚀缺陷的原因，其具体判断过程可参考前述半导体器件的相关内容，此处也不再赘述。

本发明的实施例中，通过在所述第二堆叠结构42中增设多个所述第二参照沟道62，所述第二参照沟道62被配置为关键尺寸与所述器件沟道61的关键尺寸相同，当所述半导体器件进行电子束检测时，所述第二参照沟道62和所述第一参照沟道63呈现的电压衬度特征用于共同判断所述器件沟道61产生刻蚀缺陷的原因，可以减小刻蚀气体残余的不规律性带来的影响，从而提高判断所述器件沟道61产生刻蚀缺陷的原因的准确性。

请参阅图2，本发明的一实施例中，所述切割道区22定义有至少一沟道阵列区223。本发明提供的所述半导体器件的制造方法中，步骤S3中所述“在所述第二堆叠结构中形成参照沟道”具体包括：在至少一所述沟道阵列区223对应的所述第二堆叠结构42中形成所述参照沟道。优选地，所述沟道阵列区223设为多个，且沿所述衬底20的径向分布于不同位置。

其中，所述沟道阵列区223分布于至少一所述第一切割道区221和/或至少一所述第二切割道区222内，每一所述沟道阵列区223设有多个所述第一参照沟道63和多个所述第二参照沟道62。

可以理解的是，本发明的实施例中，所述衬底20的不同位置设有多个所述沟道阵列区223时，每一所述器件区21均对应有与其最为邻近的一所述沟道阵列区223，相比于其他的沟道阵列区223内的参照沟道，每一所述器件区21内的器件沟道61与所述最为邻近的沟道阵列区223内的参照沟道的刻蚀效果更为接近。从而，当所述器件区21内的器件沟道61存在刻蚀缺陷时，基于所述器件区21最为邻近的所述沟道阵列区223内的参照沟道呈现的电压衬度特征，进而判断所述器件区21的器件沟道61产生刻蚀缺陷的原因，可靠性更高。

需要说明的是，采用上述的制造方法所制造的半导体器件还具备与前述半导体器件相同的其他功能和特征，更具体的描述可参考前述半导体器件的相关内容，此处不再赘述。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底，包括器件区及位于所述器件区外围的切割道区；以及

堆叠结构，形成于所述衬底上，包括位于所述器件区的第一堆叠结构及位于所述切割道区的第二堆叠结构，所述第一堆叠结构形成有沿垂直于所述第一堆叠结构的方向延伸的器件沟道，所述第二堆叠结构形成有参照沟道，所述参照沟道包括多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道；

所述器件沟道、所述参照沟道远离所述衬底的一端的直径定义为关键尺寸，所述器件沟道的关键尺寸小于所述第一参照沟道的关键尺寸。

2.如权利要求1所述的半导体器件，其特征在于，所述参照沟道还包括多个沿垂直于所述第二堆叠结构的方向延伸的第二参照沟道，所述第二参照沟道的关键尺寸等于所述器件沟道的关键尺寸。

3.如权利要求2所述的半导体器件，其特征在于，所述衬底包括阵列分布的多个所述器件区，所述切割道区包括沿第一方向延伸且沿第二方向间隔的多个第一切割道区、及沿第二方向延伸且沿第一方向间隔的多个第二切割道区，所述第一方向与所述第二方向垂直，所述多个第一切割道区和所述多个第二切割道区交叉分布，相邻的所述器件区之间通过一所述第一切割道区或者一所述第二切割道区隔开；

多个所述第一参照沟道分布于至少一所述第一切割道区内，多个所述第二参照沟道分布于至少一所述第二切割道区内。

4.如权利要求2所述的半导体器件，其特征在于，所述衬底包括阵列分布的多个所述器件区，所述切割道区包括沿第一方向延伸且沿第二方向间隔的多个第一切割道区、及沿第二方向延伸且沿第一方向间隔的多个第二切割道区，所述第一方向与所述第二方向垂直，所述多个第一切割道区和所述多个第二切割道区交叉分布，相邻的所述器件区之间通过一所述第一切割道区或者一所述第二切割道区隔开；

至少一所述第一切割道区和/或至少一所述第二切割道区包括至少一沟道阵列区，所述沟道阵列区设有多个所述第一参照沟道和多个所述第二参照沟道。

5.一种半导体器件的制造方法，其特征在于，包括：

提供衬底，所述衬底包括器件区及位于所述器件区外围的切割道区；

在所述衬底上形成堆叠结构，所述堆叠结构包括位于所述器件区的第一堆叠结构及位于所述切割道区的第二堆叠结构；

在所述第一堆叠结构中形成沿垂直于所述第一堆叠结构的方向延伸的器件沟道，以及在所述第二堆叠结构中形成参照沟道，所述参照沟道包括多个沿垂直于所述第二堆叠结构的方向延伸并穿通所述第二堆叠结构的第一参照沟道，其中，所述器件沟道的关键尺寸小于所述第一参照沟道的关键尺寸，所述器件沟道、所述参照沟道远离所述衬底的一端的直径定义为关键尺寸；

对所述堆叠结构进行电子束检测，基于所述器件沟道呈现的电压衬度特征判断所述器件沟道是否存在刻蚀缺陷，并且在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道呈现的电压衬度特征判断所述器件沟道产生刻蚀缺陷的原因。

6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述参照沟道还包括多个沿垂直于所述第二堆叠结构的方向延伸的第二参照沟道，所述第二参照沟道的关键尺寸等于所述器件沟道的关键尺寸；

所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道呈现的电压衬度特征判断所述器件沟道产生刻蚀缺陷的原因”具体包括：在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因。

7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因”包括：

当所述器件沟道及每一所述第二参照沟道均呈现暗场电压衬度，且每一所述第一参照沟道呈现明场电压衬度时，确定所述器件沟道存在因关键尺寸小产生的刻蚀缺陷。

8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述“在确定所述器件沟道存在刻蚀缺陷时，基于所述第一参照沟道和所述第二参照沟道呈现的电压衬度特征共同判断所述器件沟道产生刻蚀缺陷的原因”还包括：

当所述器件沟道及至少部分所述第一参照沟道呈现暗场电压衬度，且至少部分所述第二参照沟道呈现明场电压衬度时，确定所述器件沟道存在因刻蚀气体残余产生的刻蚀缺陷。

9.如权利要求5所述的半导体器件的制造方法，其特征在于，所述衬底包括阵列分布的多个所述器件区，所述切割道区包括沿第一方向延伸且沿第二方向间隔的多个第一切割道区、及沿第二方向延伸且沿第一方向间隔的多个第二切割道区，所述第一方向与所述第二方向垂直，所述多个第一切割道区和所述多个第二切割道区交叉分布，相邻的所述器件区之间通过一所述第一切割道区或者一所述第二切割道区隔开；

多个所述第一参照沟道分布于至少一所述第一切割道区内，多个所述第二参照沟道分布于至少一所述第二切割道区内。

10.如权利要求5所述的半导体器件的制造方法，其特征在于，所述衬底包括阵列分布的多个所述器件区，所述切割道区包括沿第一方向延伸且沿第二方向间隔的多个第一切割道区、及沿第二方向延伸且沿第一方向间隔的多个第二切割道区，所述第一方向与所述第二方向垂直，所述多个第一切割道区和所述多个第二切割道区交叉分布，相邻的所述器件区之间通过一所述第一切割道区或者一所述第二切割道区隔开；

至少一所述第一切割道区和/或至少一所述第二切割道区包括至少一沟道阵列区，所述沟道阵列区设有多个所述第一参照沟道和多个所述第二参照沟道。

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