CN101295624A - 缺陷的检测结构及其制作方法、检测方法 - Google Patents
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Abstract
一种缺陷检测结构的制作方法，包括下列步骤：在包含至少一个隔离结构的晶圆上形成导电层；图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列。经上述步骤，检测出缺陷后直接可以对缺陷进行补救，成品率提高，成本降低。
Description
技术领域
本发明涉及半导体器件的检测领域，尤其涉及隔离结构缺陷的检测结构及其制作方法，以及用该检测结构进行检测的方法。
背景技术
随着集成电路尺寸的减小，构成电路的器件必须更密集地放置，以适应芯片上可用的有限空间。由于目前的研究致力于增大半导体衬底的单位面积上有源器件的密度，所以电路间的有效绝缘隔离变得更加重要。现有技术中形成隔离区域的方法主要有局部氧化隔离(LOCOS)工艺或浅沟槽隔离(shallow trench isolation，STI)工艺。由于LOCOS工艺只适用于大尺寸器件的设计和制造，因此，目前0.18μm以下的元件例如MOS电路的有源区隔离层已大多采用浅沟槽隔离工艺来制作。
然而，由于半导体元件的集成度不断提高，隔离结构的尺寸不断地缩小，沟槽的深宽比甚至高达3或4以上，对于传统的隔离结构，即使采用填沟能力较佳的高密度等离子体化学气相沉积法，依然无法避免在隔离结构的绝缘物质内产生孔洞或是缝隙，进而导致后续半导体器件间产生短路现象。
由于透射电子显微镜(TEM)分辨率高，可观测薄膜的形貌及尺寸，因此随着半导体器件的尺寸越来越小，特别是器件宽度减小到0.13μm后，透射电子显微镜已经成为观测和分析出现在集成电路中的缺陷以及结构尺寸分析的必要设备。因此，现有对半导体器件中缺陷进行检测的方法，具体如图1所示，先用电性定位的方法，在样品100上找到失效区域103；用聚焦离子束(FIB，Focused Ion Beam)以7000pA的电流在样品100失效区域103两侧挖出面积大于失效区域103的两个凹坑101和102，以便于在后续切削失效区域103过程中能观察失效区域103的截面情况，并且比较容易从样品100中取出失效区域103，其中凹坑101和102的长×宽×深为15um×8um×6um，定义沿X轴方向的为长、沿Y轴方向的为宽和沿Z轴方向的为深(下述内容同样适用)；其中凹坑101与凹坑102之间的失效区域103的长度为3um至12um，宽度为1um至3um。如图2所示，将聚焦离子束电流调整为300pA，对失效区域103第一表面104切削至半导体器件失效截面出现，其中切削的深度为4um；用聚焦离子束在电流为300pA时，对观察区域103第二表面105进行切削至失效区域103的宽度为80nm至120nm。如图3所示，将样品100放入透射电子显微镜观测室，以高压加速的电子束照射失效区域103，将失效区域103的半导体器件形貌放大、投影到屏幕上进行分析，是否存在缺陷以及缺陷的大小。
在如下日本专利JP2004245841还可以发现更多与上述技术方案相关的信息。
现有隔离结构的缺陷检测的方法也是在晶圆制作完所有半导体器件后，然后对隔离结构进行电性测试，如发现有异常的地方，对异常处进行定位，然后进行切削，确定缺陷是否位于隔离结构内以及缺陷的大小。
由于要将所有半导体器件制作完以后，通过电性测试才能确定隔离结构内缺陷的存在与否，从而导致缺陷不能及时补救，造成成品率下降；而且对失效区域进行切削后才能确定缺陷是否位于隔离结构内，造成制作成本提高。
发明内容
本发明解决的问题是提供一种缺陷的检测结构及其制作方法、检测方法，防止缺陷不能及时补救，造成成品率下降，以及制作成本提高。
为解决上述问题，本发明提供一种缺陷检测结构的制作方法，包括下列步骤：在包含至少一个隔离结构的晶圆上形成导电层；图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列。
所述第一电极的临界尺寸为30nm～500nm，第二电极的临界尺寸为30nm～500nm。
所述第一电极与第二电极之间的间隔距离为第一电极或第二电极临界尺寸的1倍～2倍。
所述导电层材料为多晶硅。
所述导电层的厚度为50nm～300nm。
所述图形化导电层包括：在导电层上形成光刻胶层，定义第一电极和第二电极；以光刻胶层为掩膜，蚀刻导电层；去除光刻胶层。
缺陷检测结构的制作方法还包括：将至少一个第一电极连接至同一第一电极总线上；将至少一个第二电极连接至同一第二电极总线上。
本发明提供一种缺陷的检测结构，包括：横跨于所有隔离结构的至少一个第一电极和至少一个第二电极，第一电极与第二电极间隔排列。
本发明提供一种用缺陷检测结构检测的方法，包括下列步骤：在包含至少一个隔离结构的晶圆上形成导电层；图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列；对相邻的第一电极和第二电极加电压进行电性检测，如果有电流通过，隔离结构中有缺陷产生；如果没有电流通过，则隔离结构完整。
与现有技术相比，本发明具有以下优点：本发明形成横跨于所有隔离结构的至少一个第一电极和至少一个第二电极，第一电极与第二电极间隔排列。由于直接在隔离结构上制作检测结构，因此检测出缺陷后可以对缺陷进行及时补救，使成品率提高，成本降低。
附图说明
图1至图3是现有技术制作透射电子显微镜样品检测半导体器件缺陷的示意图。
图4是本发明形成缺陷检测结构的实施例流程图；
图5是本发明用缺陷检测结构进行检测的实施例流程图；
图6至图9是本发明形成缺陷检测结构的实施例示意图；
图10为图9沿A-A方向的剖面图。
具体实施方式
现有技术由于要将所有半导体器件制作完以后，通过电性测试才能知道缺陷的存在与否，缺陷不能及时补救，造成成品率下降；而且对失效区域进行切削后才能确定缺陷是否位于隔离结构内，因此成本提高。本发明形成连接所述隔离结构的至少一个第一电极和至少一个第二电极，第一电极与第二电极间隔排列。由于直接在隔离结构上制作检测结构，因此检测出缺陷后可以对缺陷进行及时补救，使成品率提高，成本降低。
下面结合附图对本发明的具体实施方式做详细的说明。
本发明提供的一种缺陷检测结构，包括：横跨于所有隔离结构的至少一个第一电极和至少一个第二电极，第一电极与第二电极间隔排列。
图4是本发明形成缺陷检测结构的实施例流程图。如图4所示，执行步骤S101，在包含至少一个隔离结构的晶圆上形成导电层；执行步骤S102，图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列。
图5是本发明用缺陷检测结构进行检测的实施例流程图。如图5所示，执行步骤S201，在包含至少一个隔离结构的晶圆上形成导电层；执行步骤S202图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列；执行步骤S203对相邻的第一电极和第二电极加电压进行电性检测，如果有电流通过，隔离结构中有缺陷产生；如果没有电流通过，则隔离结构完整。
图6至图10是本发明形成缺陷检测结构的实施例示意图。如图6所示，在布局软件中设计至少一个布局第一电极图形和至少一个布局第二电极图形，布第一电极图形和布局第二电极图形之间有间隔，本实施例中，在布局软件中设计布局第一第一电极图形11、布局第二第一电极图形12、布局第三第一电极图形13、布局第四第一电极图形14以及位于布局第一第一电极图形11和布局第二第一电极图形12之间形成布局第一第二电极图形21、位于布局第二第一电极图形12和布局第三第一电极图形13之间形成布局第二第二电极图形22、位于布局第三第一电极图形13和布局第四第一电极图形14之间形成布局第三第二电极图形23、位于布局第四第一电极图形14旁边且与布局第三第二电极图形23不在同侧的布局第四第二电极图形24；由布局第一电极总线图形10将布局第一第一电极图形11、布局第二第一电极图形12、布局第三第一电极图形13、布局第四第一电极图形14连接；布局第二电极总线图形20将布局第一第二电极图形21、布局第二第二电极图形22、布局第三第二电极图形23、布局第四第二电极图形24连接。
如图7所示，用电子束写入装置或激光束写入装置将图6所示的布局软件中的布局第一第一电极图形11、布局第二第一电极图形12、布局第三第一电极图形13、布局第四第一电极图形14、布局第一第二电极图形21、布局第二第二电极图形22、布局第三第二电极图形23、布局第四第二电极图形24、布局第一电极总线图形10和布局第二电极总线图形20写入光罩50上，形成对应的光罩第一第一电极图形31、光罩第二第一电极图形32、光罩第三第一电极图形33、光罩第四第一电极图形34、光罩第一第二电极图形41、光罩第二第二电极图形42、光罩第三第二电极图形43、光罩第四第二电极图形44、光罩第一电极总线图形30和光罩第二电极总线图形40。
如图8所示，在晶圆200上形成用热氧化法形成垫氧化层210，其中垫氧化层210的材料为氧化硅；用化学气相沉积法在垫氧化层210上形成腐蚀阻挡层220，用于在后续蚀刻过程中保护下面的垫氧化层210免受腐蚀，其中腐蚀阻挡层220的材料为氮化硅；然后，用旋涂法在腐蚀阻挡层220上形成第一光刻胶层(未图示)，经过曝光、显影工艺，在第一光刻胶层上形成与后续浅沟槽对应的图案开口；以第一光刻胶层为掩模，经由图案开口，以干法蚀刻法蚀刻腐蚀阻挡层220和垫氧化层210至露出晶圆200；用灰化法去除第一光刻胶层；以腐蚀阻挡层220和垫氧化层210为掩模，用干法蚀刻法蚀刻晶圆200，形成浅沟槽230。
接着，采用热氧化法氧化浅沟槽230内表面形成的衬氧化层240，所述衬氧化层240的材料为氧化硅；在腐蚀阻挡层220及浅沟槽230内形成第二光刻胶层(未示出)，经过曝光、显影工艺将浅沟槽内的第二光刻胶层去除；以第二光刻胶层为掩模，用干法蚀刻法去除浅沟槽230底部的衬氧化层240。
灰化法去除第二光刻胶层；以高密度等离子体化学气相沉积法在浅沟槽230内以及腐蚀阻挡层220上形成绝缘物质层250；然后，对填入的绝缘物质层250进行平坦化处理至露出腐蚀阻挡层220，形成隔离结构。
由于半导体元件的集成度不断提高，隔离结构的尺寸不断地缩小，浅沟槽的深宽比甚至高达3或4以上，即使采用填沟能力较佳的高密度等离子体化学气相沉积法，依然无法避免在浅沟槽隔离绝缘物质内产生孔洞260。
如图9所示，用化学气相沉积法在腐蚀阻挡层220及绝缘物质层250上形成厚度为50nm～300nm的导电层222，所述导电层222的材料为多晶硅；用旋涂法在导电层222上形成第三光刻胶层(未示出)，经过曝光和显影工艺将图6的光罩50上的光罩第一电极图形、光罩第二电极图形、光罩第一电极总线图形和光罩第二电极总线图形转移至第三光刻胶层上，定义第一电极和第二电极的形状；以第三光刻胶层为掩膜，干法蚀刻导电层222至露出腐蚀阻挡层220及绝缘物质层250；接着用灰化法去除第三光刻胶层，形成横跨于所有隔离结构上的第一电极和第二电极。
本实施例中，导电层222的具体厚度例如50nm、100nm、150nm、200nm、250nm或300nm等。
图10为图9沿A-A方向的剖面图。如图10所示，所述横跨于所有隔离结构上的第一电极包括第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304；第二电极包括第一第二电极321、第二第二电极322、第三第二电极323、第三第二电极323、第四第二电极324；由第一电极总线300将第一电极包括第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304连通；第二电极总线320将第一第二电极321、第二第二电极322、第三第二电极323、第三第二电极图形323、第四第二电极324连通。
本实施例中，第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304、第一第二电极321、第二第二电极322、第三第二电极323、和第四第二电极324的临界尺寸为30nm～500nm，具体例如30nm、50nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm或500nm等。
相邻第一电极与第二电极之间的距离为第一电极或第二电极临界尺寸的1～2倍。
所述第一电极总线300和第二电极总线320的临界尺寸为第一电极或第二电极临界尺寸的1～10倍。
然后将第一电极总线300和第二电极总线320用导线进行连接，如果导通说明隔离结构中有孔洞存在，则进行后续修补；如果不导通，则说明隔离结构完整，可进行后续半导体器件制作。
继续参考图10，所述缺陷检测结构包括：连接隔离结构的第一电第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304、第一第二电极321、第二第二电极322、第三第二电极323、第三第二电极323、和第四第二电极324；其中第一第二电极321位于第一第一电极301和第二第一电极302之间，并且互相有间隔；第二第二电极322位于第二第一电极302和第三第一电极303之间，并且互相有间隔；第三第二电极323位于第三第一电极303和第四第一电极304之间，并且互相有间隔；第四第二电极324与第四第一电极304相邻且有间隔。第一电极总线300将第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304连通；第二电极总线320将第一第二电极321、第二第二电极322、第三第二电极323、第三第二电极图形323、第四第二电极324连通。
本实施例中，第一第一电极301、第二第一电极302、第三第一电极303、第四第一电极304、第一第二电极321、第二第二电极322、第三第二电极323、和第四第二电极324的临界尺寸为30nm～500nm，具体例如30nm、50nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm或500nm等。
本实施例中，相邻第一电极与第二电极之间的距离为第一电极或第二电极临界尺寸的1～2倍。
所述第一电极总线300和第二电极总线320的临界尺寸为第一电极或第二电极临界尺寸的1～10倍。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (9)
1.一种缺陷检测结构的制作方法，其特征在于，包括下列步骤：
在包含至少一个隔离结构的晶圆上形成导电层；
图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列。
2.根据权利要求1所述缺陷检测结构的制作方法，其特征在于：所述第一电极的临界尺寸为30nm～500nm，第二电极的临界尺寸为30nm～500nm。
3.根据权利要求2所述缺陷检测结构的制作方法，其特征在于：所述第一电极与第二电极之间的间隔距离为第一电极或第二电极临界尺寸的1倍～2倍。
4.根据权利要求1所述缺陷检测结构的制作方法，其特征在于：所述导电层材料为多晶硅。
5.根据权利要求4所述缺陷检测结构的制作方法，其特征在于：所述导电层的厚度为50nm～300nm。
6.根据权利要求1所述缺陷检测结构的制作方法，其特征在于：所述图形化导电层包括：
在导电层上形成光刻胶层，定义第一电极和第二电极；
以光刻胶层为掩膜，蚀刻导电层；
去除光刻胶层。
7.根据权利要求1所述缺陷检测结构的制作方法，其特征在于：缺陷检测结构的制作方法还包括：
将至少一个第一电极连接至同一第一电极总线上；
将至少一个第二电极连接至同一第二电极总线上。
8.一种缺陷检测结构，其特征在于，包括：
横跨于所有隔离结构的至少一个第一电极和至少一个第二电极，第一电极与第二电极间隔排列。
9.一种用缺陷检测结构检测的方法，其特征在于，包括下列步骤：
在包含至少一个隔离结构的晶圆上形成导电层；
图形化导电层，形成至少一个第一电极和至少一个第二电极，所述第一电极和第二电极横跨于所有隔离结构上，且间隔排列；
对相邻的第一电极和第二电极加电压进行电性检测，如果有电流通过，隔离结构中有缺陷产生；如果没有电流通过，则隔离结构完整。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20081029 |