CN100394552C - 接触窗开口的形成方法与半导体元件的制造方法 - Google Patents
接触窗开口的形成方法与半导体元件的制造方法 Download PDFInfo
- Publication number
- CN100394552C CN100394552C CNB2005100655767A CN200510065576A CN100394552C CN 100394552 C CN100394552 C CN 100394552C CN B2005100655767 A CNB2005100655767 A CN B2005100655767A CN 200510065576 A CN200510065576 A CN 200510065576A CN 100394552 C CN100394552 C CN 100394552C
- Authority
- CN
- China
- Prior art keywords
- layer
- clearance wall
- conductor layer
- contact window
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015572 biosynthetic process Effects 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004020 conductor Substances 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000010410 layer Substances 0.000 claims description 181
- 239000000463 material Substances 0.000 claims description 69
- 125000006850 spacer group Chemical group 0.000 claims description 39
- 239000011241 protective layer Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 36
- 150000001875 compounds Chemical class 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000002131 composite material Substances 0.000 abstract description 3
- 230000003628 erosive effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005253 cladding Methods 0.000 description 3
- 238000002372 labelling Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种接触窗开口的形成方法，此方法先提供基底，此基底上已形成有多个元件结构，且此元件结构与基底表面上覆盖有第一介电层与导体层，而且导体层于两相邻元件结构之间具有一凹陷处。之后，于凹陷处形成一对复合间隙壁。继之，以复合间隙壁为掩模，移除裸露的部分导体层，以于相邻二元件结构之间形成多个开口。之后，于开口的导体层侧壁上形成第二介电层。在于基底上形成第三介电层后，移除部分的第三介电层以及位于开口底部的第一介电层以形成自行对准接触窗开口。
Description
技术领域
本发明涉及一种半导体工艺，特别是涉及一种接触窗开口的形成方法与半导体元件的制造方法。
背景技术
目前极大规模集成电路(ULSI)工艺分辨率已经发展到0.18微米以下，即深度对宽度或直径的比例愈来愈大，金属和半导体的接触窗也愈来愈小，因此要如何克服愈来愈小的线宽，防止接触窗发生对准失误(Misalignment)，已成为半导体业界的研发重点。
为了克服愈来愈小的线宽以及防止接触窗发生对准失误，通常许多半导体元件会采用自行对准接触窗(self-aligned contact，SAC)的设计。特别是，若欲使基底中的掺杂区与形成在基底上方的导线结构电连接，则可以采用自行对准接触窗的设计来达成。
图1A至图1D是绘示现有一种自行对准接触窗的制造流程剖面示意图。
请参照图1A，提供基底100。之后于基底100中形成源极区108，并于源极区108上形成部分位于基底100中的沟渠式栅极结构102。然后在栅极结构102与裸露的基底100表面上依序形成氧化硅介电层104与多晶硅导体层106。之后，于导体层106上形成氮化硅间隙壁材料层110。
然后，请参照图1B，进行各向异性蚀刻工艺，移除部分的间隙壁材料层110，以于这些栅极结构102侧壁的导体层106上形成间隙壁110a。继之，以间隙壁110a为掩模，移除裸露的导体层106，以于相邻二栅极结构102之间的导体层106a形成开口112。之后，于开口112底部的基底100中形成漏极区114。
然后，请参照图1C，于开口112侧壁的导体层106a上形成氮化硅介电层116。接着，于基底100上形成介电层118。
继之，请参照图1D，移除部分的介电层118以及位于开口112底部的介电层104，以形成多个自行对准接触窗开口120，并且形成介电层104a、118a。之后，于自行对准接触窗开口120中形成导电插塞(ConductivePlug)122。
然而，由于多晶硅导体层106对氮化硅间隙壁材料层110的蚀刻选择比不够高(约为10)，因此在形成开口112的过程中，邻近开口112处(如图1B所示的区域标号124处)的氮化硅间隙壁材料层110会逐渐被移除，而使该处的间隙壁材料层110厚度较其它部分的厚度为薄。如此一来，当后续在形成自行对准接触窗开口120时，区域124处的间隙壁110a无法有效保护位于下方的导体层106a，而造成导体层106a裸露出来(如图1D所示)。所以，可能会造成后续所形成的导电插塞122与裸露的导体层106a短路，进而影响元件效能。
发明内容
有鉴于此，本发明的目的就是在提供一种接触窗开口的形成方法与半导体元件的制造方法，以解决现有因多晶硅导体层对氮化硅间隙壁的蚀刻选择比不够高，而使间隙壁无法有效保护位于下方的导体层，进而造成元件短路的问题。
本发明提出一种接触窗开口的形成方法，此方法先提供基底，且此基底上已形成有多个元件结构，且这些元件结构与基底表面上依序覆盖有第一介电层与导体层，而且导体层于两相邻元件结构之间具有一凹陷处。之后，于此凹陷处形成一对复合间隙壁(Composite Spacer)，此复合间隙壁由位于下层的间隙壁材料层与位于上层的间隙壁保护层所构成，且导体层对间隙壁保护层的蚀刻选择比大于导体层对间隙壁材料层的蚀刻选择比。继之，以这些复合间隙壁为掩模，移除裸露的部分的导体层，以于相邻二元件结构之间的导体层中形成一开口。之后，于这些开口的导体层侧壁上形成第二介电层。然后，于基底上形成第三介电层，覆盖元件结构与导体层。接着，移除对应所述开口的部分的第三介电层以及位于开口底部的第一介电层，以形成多个自行对准接触窗开口。
由于本发明的导体层对间隙壁保护层的蚀刻选择比大于导体层对间隙壁材料层的蚀刻选择比，因此在形成开口的过程中，位于间隙壁材料层上方的间隙壁保护层可以有效阻挡蚀刻的侵蚀，从而所形成的复合间隙壁在邻近开口处仍保有较厚的厚度。所以，之后在形成自行对准接触窗开口时，厚度较厚的复合间隙壁可以提供下方的导体层较佳的保护，从而可以避免元件短路的问题。
本发明提出一种半导体元件的制造方法，此方法先提供基底，此基底上已形成有多个元件结构，且这些元件结构与基底表面上依序覆盖有第一介电层与导体层，且这些元件结构底部形成有多个第一掺杂区，而且导体层于两相邻元件结构之间具有一凹陷处。之后，于此凹陷处形成一对复合间隙壁，此复合间隙壁由位于下层的间隙壁材料层与位于上层的间隙壁保护层所构成，且导体层对间隙壁保护层的蚀刻选择比大于导体层对间隙壁材料层的蚀刻选择比。继之，以复合间隙壁为掩模，移除裸露的部分的导体层，以于相邻二元件结构之间的导体层中形成一开口。之后，于这些开口底部的基底中形成多个第二掺杂区。然后，于这些开口的导体层侧壁上形成第二介电层。接着，于基底上形成第三介电层，覆盖元件结构与导体层。继之，移除对应这些开口的部分的第三介电层以及位于开口底部的第一介电层，以形成多个自行对准接触窗开口。之后，于这些自行对准接触窗开口中形成多个导电插塞。
由于本发明的导体层对间隙壁保护层的蚀刻选择比大于导体层对间隙壁材料层的蚀刻选择比，因此在形成开口的过程中，位于间隙壁材料层上方的间隙壁保护层可以有效阻挡蚀刻的侵蚀，从而所形成的复合间隙壁在邻近开口处仍保有较厚的厚度。所以，在形成自行对准接触窗开口时，厚度较厚的复合间隙壁可以提供下方的导体层较佳的保护，从而可以避免元件短路的问题。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D是现有一种自行对准接触窗的制造流程剖面示意图。
图2A至图2E是依照本发明的一优选实施例的一种半导体元件的制造流程剖面示意图。
简单符号说明
100、200：基底 102、204：元件结构
104、104a、116、118、206、206a、222、226、226a：介电层
106、106a、208、208a：导体层 108、202：源极区
110、210、210a：间隙壁材料层 110a：间隙壁
112、216：开口 114：漏极区
120、228：自行对准接触窗开口 122、230：导电插塞
124、218：区域标号 212、212a：间隙壁保护层
214、214a：复合间隙壁 220：淡掺杂区
224：浓掺杂区
具体实施方式
图2A至图2E是绘示依照本发明一优选实施例的一种半导体元件的制造流程剖面示意图。
请参照图2A，于基底200中形成多个源极区202，并且于源极区202上形成多个元件结构204。其中，源极区202的形成方法例如是离子注入工艺。此外，元件结构204例如是部分位于基底200中的沟渠式元件结构或是全部位于基底200表面上的元件结构(未绘示)。另外，元件结构204可以是栅极结构或是导线结构，其中栅极结构例如是至少由一介电层与一栅极层所构成，而导线结构例如是至少由一导体层所构成。随后，于元件结构204与基底200表面上依序形成介电层206与导体层208。其中，介电层206的材料例如是氧化硅、氧化硅/氮化硅/氧化硅或是其它合适的材料。此外，导体层208的材料例如是多晶硅、掺杂多晶硅或是其它合适的材料，其形成方法例如是化学气相沉积工艺。
之后，请继续参照图2A，于导体层208上形成间隙壁材料层210，此间隙壁材料层210的材料例如是氮化硅，其厚度大约为500埃。然后，于间隙壁材料层210上形成间隙壁保护层212，此间隙壁保护层212的材料例如是氧化硅，其形成方法例如是利用四乙基硅酸酯(Tetra-Ethyl-Ortho-Silicate，TEOS)进行化学气相沉积工艺而形成之，而所形成的厚度约为200埃。
特别是，导体层208对间隙壁保护层212的蚀刻选择比会大于导体层208对间隙壁材料层210的蚀刻选择比，因此在后续蚀刻导体层208时，间隙壁保护层212相较于间隙壁材料层210可以更有效地阻挡蚀刻的侵蚀。在一优选实施例中，导体层208对间隙壁保护层212的蚀刻选择比例如是介于40至140之间；导体层208对间隙壁材料层210的蚀刻选择比例如是介于5至20之间；间隙壁材料层210对间隙壁保护层212的蚀刻选择比例如是介于2至28之间。举例来说，多晶硅导体层208对氧化硅间隙壁保护层212的蚀刻选择比约为50；多晶硅导体层208对氮化硅间隙壁材料层210的蚀刻选择比约为10。
接着，请参照图2B，移除部分的间隙壁保护层212与间隙壁材料层210，以于这些元件结构204侧壁的导体层208上形成多个复合间隙壁214，其中这些复合间隙壁214由保留下来的间隙壁保护层212a与间隙壁材料层210a所构成。在一实施例中，在复合间隙壁214中，间隙壁保护层212a形成于间隙壁材料层210a的一凹陷处。此外，移除部分的间隙壁保护层212与间隙壁材料层210的方法例如是各向异性蚀刻工艺。
继之，请参照图2C，以这些复合间隙壁214a为掩模，移除裸露的部分的导体层208，以于相邻二元件结构204之间的导体层208a中形成多个开口216。此外，在移除的过程中，位于元件结构204顶部的导体层208亦会被移除。
特别是，由于导体层208对间隙壁保护层212的蚀刻选择比大于导体层208对间隙壁材料层210的蚀刻选择比，因此在形成开口216时，位于间隙壁材料层210上方的间隙壁保护层212可以有效阻挡蚀刻的侵蚀，从而所形成的复合间隙壁214a在邻近开口216处(区域标号218)仍保有较厚的厚度。
之后，于这些开口216底部的基底200中形成多个淡掺杂区220。淡掺杂区220的形成方法例如是离子注入工艺。
然后，请参照图2D，于这些开口216的导体层208a侧壁上形成介电层222。介电层222的材料例如是氮化硅，其形成方法例如是先于基底200上形成介电材料层(未绘示)，然后再进行一各向异性蚀刻工艺，以保留下位于开口216侧壁的介电材料层。
在形成介电层222之后，再于淡掺杂区220中形成多个浓掺杂区224，以形成漏极区。
接着，于基底200上形成介电层226，覆盖元件结构204与导体层208a。介电层226的材料例如是氮化硅、氧化硅、氮氧化硅或是其它合适的介电材料，其形成方法例如是化学气相沉积工艺。
继之，请参照图2E，移除部分的介电层226以及位于开口216底部的介电层206，以形成多个自行对准接触窗开口228，并且形成介电层206a。移除部分的介电层226以及位于开口216底部的介电层206的方法例如是以复合间隙壁214a作为掩模，进行各向异性蚀刻工艺。
特别是，由于复合间隙壁214a在邻近介电层222处的厚度较厚，因此在形成自行对准接触窗开口228的过程中，此厚的复合间隙壁214a可以提供下方的导体层208a较佳的保护，从而可以避免元件短路的问题。此外，虽然在间隙壁保护层212a与介电层226材料相同的情况下，在形成自行对准接触窗开口228的过程中间隙壁保护层212a会被移除，但是由于其下方的间隙壁材料层210a仍保有较厚的厚度，因此导体层208a仍不会裸露出来。
之后，于这些自行对准接触窗开口228中形成多个导电插塞230。其中，导电插塞230的材料例如是多晶硅、掺杂多晶硅或是其它合适的材料，其形成方法例如是先于基底200上形成导体材料层(未绘示)，此导体材料层至少填满自行对准接触窗开口228。然后，移除自行对准接触窗开口228以外的导体材料层，移除的方法例如是化学气相沉积工艺。
综上所述，本发明至少具有下面的优点：
1.由于本发明的导体层对间隙壁保护层的蚀刻选择比大于导体层对间隙壁材料层的蚀刻选择比，因此在形成开口的过程中，位于间隙壁材料层上方的间隙壁保护层可以有效阻挡蚀刻的侵蚀，从而所形成的复合间隙壁在邻近开口处仍保有较厚的厚度。
2.在形成自行对准接触窗开口的过程中，由于本发明的复合间隙壁的厚度较厚，因此可以提供下方的导体层较佳的保护，从而可以避免元件短路的问题。
3.本发明虽然以上述具有沟渠式元件结构的实施例来做说明，然非用以限定本发明。其它位于基底表面上的元件结构亦属于本发明的应用范畴。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (28)
1.一种接触窗开口的形成方法，包括：
提供一基底，该基底上已形成有多个元件结构，且该些元件结构与该基底表面上依序覆盖有一第一介电层与一导体层，而且该导体层于两相邻元件结构之间具有一凹陷处；
于该凹陷处形成一对复合间隙壁，该复合间隙壁由位于下层的一间隙壁材料层与位于上层的一间隙壁保护层所构成，且该导体层对该间隙壁保护层的蚀刻选择比大于该导体层对该间隙壁材料层的蚀刻选择比；
以该复合间隙壁为掩模，移除裸露的部分该导体层，以于相邻两个所述元件结构之间的该导体层中形成一开口；
于所述开口的该导体层侧壁上形成一第二介电层；
于该基底上形成一第三介电层，覆盖该些元件结构与该导体层；以及
移除对应所述开口的部分该第三介电层以及位于所述开口底部的该第一介电层以形成多个自行对准接触窗开口。
2.如权利要求1所述的接触窗开口的形成方法，其中该导体层对该间隙壁保护层的蚀刻选择比介于40至140之间。
3.如权利要求1所述的接触窗开口的形成方法，其中该导体层对该间隙壁材料层的蚀刻选择比介于5至20之间。
4.如权利要求1所述的接触窗开口的形成方法，其中该间隙壁材料层对该间隙壁保护层的蚀刻选择比介于2至28之间。
5.如权利要求1所述的接触窗开口的形成方法，其中该导体层的材料包括多晶硅或掺杂多晶硅。
6.如权利要求1所述的接触窗开口的形成方法，其中该间隙壁材料层的材料包括氮化硅。
7.如权利要求1所述的接触窗开口的形成方法，其中该间隙壁保护层的材料包括氧化硅。
8.如权利要求1所述的接触窗开口的形成方法，其中该些元件结构包括部分位于该基底中的多个沟渠式元件结构或全部位于该基底表面上的多个元件结构。
9.如权利要求1所述的接触窗开口的形成方法，其中该些元件结构包括多个栅极结构或多个导线结构。
10.如权利要求1所述的接触窗开口的形成方法，其中该第二介电层的形成方法包括：
于该基底上形成一介电材料层；以及
进行一各向异性蚀刻工艺，以保留位于所述开口侧壁的该介电材料层。
11.如权利要求1所述的接触窗开口的形成方法，其中在该复合间隙壁中，该间隙壁保护层形成于该间隙壁材料层的一凹陷处。
12.如权利要求1所述的接触窗开口的形成方法，其中该第一介电层的材料包括氧化硅或氧化硅/氮化硅/氧化硅。
13.如权利要求1所述的接触窗开口的形成方法，其中该第二介电层的材料包括氮化硅。
14.如权利要求1所述的接触窗开口的形成方法，其中该第三介电层的材料包括氧化硅。
15.一种半导体元件的制造方法，包括：
提供一基底，该基底上已形成有多个元件结构，且该些元件结构与该基底表面上依序覆盖有一第一介电层与一导体层，且该些元件结构底部形成有多个第一掺杂区，而且该导体层于两相邻元件结构之间具有一凹陷处；
于该凹陷处形成一对复合间隙壁，该复合间隙壁由位于下层的一间隙壁材料层与位于上层的一间隙壁保护层所构成，且该导体层对该间隙壁保护层的蚀刻选择比大于该导体层对该间隙壁材料层的蚀刻选择比；
以该复合间隙壁为掩模，移除裸露的部分该导体层，以于相邻两个所述元件结构之间的该导体层中形成一开口；
于所述开口底部的该基底中形成多个第二掺杂区；
于所述开口的该导体层侧壁上形成一第二介电层；
于该基底上形成一第三介电层，覆盖该些元件结构与该导体层；
移除对应所述开口的部分该第三介电层以及位于所述开口底部的该第一介电层，以形成多个自行对准接触窗开口；以及
于该些自行对准接触窗开口中形成多个导电插塞。
16.如权利要求15所述的半导体元件的制造方法，其中该导体层对该间隙壁保护层的蚀刻选择比介于40至140之间。
17.如权利要求15所述的半导体元件的制造方法，其中该导体层对该间隙壁材料层的蚀刻选择比介于5至20之间。
18.如权利要求15所述的半导体元件的制造方法，其中该间隙壁材料层对该间隙壁保护层的蚀刻选择比介于2至28之间。
19.如权利要求15所述的半导体元件的制造方法，其中该导体层的材料包括多晶硅或掺杂多晶硅。
20.如权利要求15所述的半导体元件的制造方法，其中该间隙壁材料层的材料包括氮化硅。
21.如权利要求15所述的半导体元件的制造方法，其中该间隙壁保护层的材料包括氧化硅。
22.如权利要求15所述的半导体元件的制造方法，其中该些元件结构包括部分位于该基底中的多个沟渠式元件结构或全部位于该基底表面上的多个元件结构。
23.如权利要求15所述的半导体元件的制造方法，其中该些元件结构包括多个栅极结构或多个导线结构。
24.如权利要求15所述的半导体元件的制造方法，其中在该复合间隙壁中，该间隙壁保护层形成于该间隙壁材料层的一凹陷处。
25.如权利要求15所述的半导体元件的制造方法，其中该第一介电层的材料包括氧化硅或氧化硅/氮化硅/氧化硅。
26.如权利要求15所述的半导体元件的制造方法，其中该第二介电层的材料包括氮化硅。
27.如权利要求15所述的半导体元件的制造方法，其中该第三介电层的材料包括氧化硅。
28.如权利要求15所述的半导体元件的制造方法，其中该第一掺杂区为源极区，该第二掺杂区为漏极区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100655767A CN100394552C (zh) | 2005-04-18 | 2005-04-18 | 接触窗开口的形成方法与半导体元件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100655767A CN100394552C (zh) | 2005-04-18 | 2005-04-18 | 接触窗开口的形成方法与半导体元件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1855377A CN1855377A (zh) | 2006-11-01 |
| CN100394552C true CN100394552C (zh) | 2008-06-11 |
Family
ID=37195431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100655767A Expired - Fee Related CN100394552C (zh) | 2005-04-18 | 2005-04-18 | 接触窗开口的形成方法与半导体元件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100394552C (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949879B1 (ko) * | 2008-03-28 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166096A (en) * | 1991-10-29 | 1992-11-24 | International Business Machines Corporation | Process for fabricating self-aligned contact studs for semiconductor structures |
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| CN1365137A (zh) * | 2001-01-11 | 2002-08-21 | 世界先进积体电路股份有限公司 | 一种在半导体基底上形成自行对准的接触窗结构的方法 |
| CN1378244A (zh) * | 2001-03-30 | 2002-11-06 | 华邦电子股份有限公司 | 自动对准接触窗开口的制造方法 |
| CN1591785A (zh) * | 2003-09-05 | 2005-03-09 | 南亚科技股份有限公司 | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 |
-
2005
- 2005-04-18 CN CNB2005100655767A patent/CN100394552C/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166096A (en) * | 1991-10-29 | 1992-11-24 | International Business Machines Corporation | Process for fabricating self-aligned contact studs for semiconductor structures |
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| CN1365137A (zh) * | 2001-01-11 | 2002-08-21 | 世界先进积体电路股份有限公司 | 一种在半导体基底上形成自行对准的接触窗结构的方法 |
| CN1378244A (zh) * | 2001-03-30 | 2002-11-06 | 华邦电子股份有限公司 | 自动对准接触窗开口的制造方法 |
| CN1591785A (zh) * | 2003-09-05 | 2005-03-09 | 南亚科技股份有限公司 | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1855377A (zh) | 2006-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7528033B2 (en) | Semiconductor device with a dummy gate and a method of manufacturing a semiconductor device with a dummy gate | |
| US8357577B2 (en) | Manufacturing method of semiconductor device having vertical type transistor | |
| CN1206706C (zh) | 一种在半导体基底上形成自行对准的接触窗结构的方法 | |
| CN100394552C (zh) | 接触窗开口的形成方法与半导体元件的制造方法 | |
| US9153716B2 (en) | Semiconductor component with a window opening as an interface for ambient coupling | |
| CN101826465B (zh) | 在自对准硅化物过程中防止侧壁阻挡层下方缝隙的方法 | |
| CN111785683B (zh) | 半导体器件形成方法及版图结构 | |
| US6660592B2 (en) | Fabricating a DMOS transistor | |
| CN100421218C (zh) | 具有自行对准接触窗的半导体元件及其制造方法 | |
| CN114446931A (zh) | 具有空气间隙的晶体管结构及其制作方法 | |
| KR100681267B1 (ko) | 반도체 장치의 제조에서 콘택 형성 방법 | |
| CN1327490C (zh) | 用于制造自行对准接触窗结构的方法 | |
| KR100373344B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| CN100485875C (zh) | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 | |
| CN100468697C (zh) | 半导体元件的制造方法 | |
| US20230395387A1 (en) | Method for manufacturing semiconductor device | |
| US20230395388A1 (en) | Method for manufacturing semiconductor device | |
| CN1627497A (zh) | 形成位元线接触窗的方法 | |
| CN1286164C (zh) | 具有自行对准接触窗的存储器元件的制造方法及结构 | |
| CN1937208A (zh) | 元件隔离结构的制造方法 | |
| KR100356475B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| CN100424827C (zh) | 自行对准接触窗开口的制作方法与半导体元件 | |
| KR0140726B1 (ko) | 반도체 소자의 제조방법 | |
| CN1612297A (zh) | 一种形成凹槽栅极结构的方法 | |
| CN101281879B (zh) | 双阶段自行对准接触窗及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080611 Termination date: 20100418 |