CN111668191B - 半导体结构及其制造方法与检测短路方法 - Google Patents

Abstract

本发明提供一种半导体结构包括衬底、至少二待测结构、隔离结构以及检测短路结构。至少二待测结构配置于衬底上。至少二待测结构的材料包括导电材料。隔离结构夹于至少二待测结构之间。检测短路结构包括检测层，检测层配置于至少二待测结构中的一者上，以使至少二待测结构之间的短路缺陷可于电子束检测制程中被识别，且检测层的材料包括导电材料。另提供一种半导体结构的制造方法及半导体结构的检测短路方法。

Description

半导体结构及其制造方法与检测短路方法

技术领域

本发明涉及一种具有检测结构的半导体结构、半导体结构的制造方法及半导体结构的检测方法，且该检测结构是用于检测短路缺陷者。

背景技术

为了增进产品的良率，半导体业者在进行大量生产之前，都对产品的各部位组件设计各种检测布局，用以检测制程中所无法预期的错误，才能针对组件中的缺陷(defect)进行改善。

然而，缺陷检测在某些程度上是有极限的，举例而言，当缺陷尺寸过小时(如小于30纳米)则无法使用光学方式来检测，如何检测出小尺寸的缺陷，将成为重要的一门课题。

发明内容

本发明提供一种半导体结构、半导体结构的制造方法及半导体结构的检测短路方法，可以检测短路缺陷，藉以得知是否有制程上的小尺寸缺陷。

本发明提供一种半导体包括衬底、至少二待测结构、隔离结构以及检测短路结构。至少二待测结构配置于衬底上。至少二待测结构的材料包括导电材料。隔离结构夹于至少二待测结构之间。检测短路结构包括检测层，检测层配置于至少二待测结构中的任一者上，以使至少二待测结构之间的短路缺陷可于电子束检测制程中被识别，且检测层的材料包括导电材料。

本发明提供一种半导体结构的制造方法，其步骤如下。提供衬底。于衬底上形成至少二待测结构。于至少二待测结构之间形成隔离结构。于至少二待测结构上形成检测短路结构，其中形成检测短路结构的步骤包括于至少二待测结构中的一者上形成检测层。

本发明提供一种如上述的半导体结构的检测短路方法，其步骤如下。以电子束扫描检测短路结构。检测检测短路结构于扫描后的电压对比图像变化。当至少二待测结构中与检测层连结的一者的表面显示为亮点，至少二待测结构中的另一者的表面显示为暗点，即代表至少二待测结构之间电性绝缘，当至少二待测结构的表面皆显示为亮点，即代表至少二待测结构之间电性连接。

基于上述，本发明于至少二待测结构中的一者上形成检测层，可以克服当检测短路缺陷时存在等电位现象，进而无法使用电子束检测制程检测的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图附图作详细说明如下。

附图说明

图1A是依照本发明一实施例的晶圆的俯视示意图；

图1B至图1E是依照本发明一实施例的检测短路结构的制造流程的剖面示意图；

图1F是依照本发明一实施例的检测短路结构的俯视示意图；

图2A是依照本发明一实施例的检测短路结构的检测短路方法的步骤图；

图2B为根据本发明一实施例的检测短路结构的俯视图在电子束检测下的电压对比图像的示意图；

图2C为沿图2B中A-A’剖线在电子束检测下检测短路结构为正常的电压对比图像的剖面示意图；

图2D为沿图2B中B-B’剖线在电子束检测下检测短路结构具有缺陷的电压对比图像的剖面示意图；

图3A是依照本发明一实施例的检测短路结构的剖面示意图；

图3B是依照本发明一实施例的检测短路结构的俯视示意图；

图4为根据本发明一实施例的检测短路结构的俯视图在电子束检测下的电压对比图像的示意图；

图5为根据本发明一实施例的检测短路结构的俯视图在电子束检测下的电压对比图像的示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

当缺陷尺寸过小时(如小于30纳米)无法使用光学方式来检测。本发明实施例使用电子束(Electron Beam,e-Beam)来检测，利用等电位(equipotential)的现象可以有效检测出短路(short)缺陷。

请参照图1A，本实施例提供一种具有检测短路结构的半导体结构。半导体结构可以位于晶圆10的晶粒区12。在一些实施例中，半导体结构也可以位于晶圆10的切割道14上，利用模拟晶圆内部组件的方式进行检测，因此上述具有检测短路结构的半导体结构可以于检测完成后连同切割道14一起被移除，降低移除检测短路结构时影响产品性能的机率。

请参照图1B，本实施例亦提供一种半导体结构100的制造方法，其步骤如下。首先，提供衬底110。在本实施例中，衬底110例如是硅衬底。

接着，于衬底110上依序形成第一绝缘层112与第二绝缘层114。第一绝缘层112与第二绝缘层114的材料例如是氧化硅、氮化硅或其组合。第一绝缘层112的材料可与第二绝缘层114的材料相同或不同。

第一绝缘层112可以是与衬底110直接接触。第一绝缘层112与衬底110之间也可包括其他的绝缘层、半导体层、导体层或其组合。同样地，第二绝缘层114可以是与第一绝缘层112直接接触。也可包括其他的绝缘层、半导体层、导体层或其组合。

接着，在第二绝缘层114上形成导体材料层102与罩幕层104。导体材料层102可以是单层或是多层。罩幕层104的材料例如是图案化的光阻层。罩幕层104具有多个裸露出导体材料层102的开口。

请同时参照图1B与图1C，以罩幕层104为蚀刻罩幕，对导体材料层102进行蚀刻制程，以移除开口所裸露的导体材料层102，以形成多个待测结构120与多个开口106。在本实施例中，待测结构120例如是接触窗，然而本发明不限于此。

每一个开口106介于两个待测结构120之间。在一些实施例中，开口106又称为沟渠。依据形成的情况，开口106可分为正常开口106a及缺陷开口106b。正常开口106a为蚀刻完全的开口，其底部裸露出第二绝缘层114。缺陷开口106b为蚀刻不完全开口，其底部仍残留着导体材料层102a，而未裸露出第二绝缘层114。

换言之，正常开口106a可以将两个相邻的待测结构120彼此分隔开。缺陷开口106b则无法将两个相邻的待测结构120彼此分隔开。更具体而言，缺陷开口106b下方残留的导体材料层102a将导致两个相邻的待测结构120彼此电性连接。

接着，请参照图1C与图1D，移除罩幕层104，再于开口106中形成隔离结构，隔离结构例如是介电层130。介电层130的材料例如是氮化硅、氧化硅或其组合。在一些实施例中，介电层130的形成方法如下所述。于待测结构120上以及开口106a、106b中形成介电材料层。接着，进行移除制程，以移除待测结构120上的介电材料层。移除制程可以是化学机械研磨制程(CMP)或是回蚀刻制程。

介电层130夹于至少二待测结构120之间。形成在正常开口106a的介电层130称为正常介电层130a。正常介电层130a的底面与待测结构120的底面共面。在此，底面为与第二绝缘层114相邻的表面。正常介电层130a可以隔离至少两个待测结构120，使其彼此不导通，换言之，两个待测结构120之间不存在短路缺陷。

另一方面，形成在缺陷开口106b之中的介电层130称为缺陷介电层130b。在一些实施例中，相较于待测结构120的底面，缺陷介电层130b的底面较远离衬底110的表面。亦即，缺陷介电层130b的底面高于待测结构120的底面。缺陷介电层130b无法隔离至少两个待测结构120。所述的至少两个待测结构120通过缺陷介电层130b下方的残留的导体材料层102a而彼此导通，换言之，两个待测结构120之间存在短路缺陷。

请参照图1E，于衬底110上形成检测短路结构，其中检测短路结构包括检测层140。具体而言，于至少两个相邻的待测结构120a、120b中的一者上形成检测层140。在本实施例中，待测结构120b被检测层140所覆盖并与其电性连接；与待测结构120b相邻的待测结构120a未被检测层140覆盖，使待测结构120a裸露出来。检测层140的材料例如是导电材料。在一实施例中，检测层140的材料为钨。

请参照图1F，多个待测结构120位于衬底110上。多个待测结构120可以例如是排列成一阵列。检测层140可以是沿一方向延伸的长条状结构，其覆盖对应的待测结构120。在一些实施例中，检测层140可以是多个长条状结构，而排列成阵列的多个待测结构120中的每一行的多个待测结构120夹于多个检测层140的相邻两者之间。在本实施例中，检测短路结构还可以包括导线170，其中于形成检测层140的制程中可以一并形成导线170。导线170的延伸方向可以是与检测层140的延伸方向不同。导线170例如是垂直于检测层140。此外，导线170可与多个检测层140电性连接。检测层140与导线170可以是位于同一层上。在一些实施例中，于形成检测层140的制程中一并形成导线170可以进一步增加检测层140的面积，提升后续检测制程的稳定性。应说明的是，尽管图1F中于检测层140的两端皆配置于导线170，然而本发明不限于此，基于制程设计需求，也可以仅于一端上配置导线170。

之后，利用电子束进行检测，以识别待测结构120a、120b之间是否具有短路缺陷。

电子束检测是通过一电子束扫描通过形成于衬底110上的组件的表面图案并收集放射自被扫描组件的表面图案的二次电子作为检测信号。检测信号被处理并以灰阶形式呈现，以产生被扫描组件表面图案的图像。获得的图像以灰阶对比呈现显示与组件、连接状态以及材料相关的充电电压差异。此图像即为所熟知的电压对比图像(voltage contrastimage)。异常的灰阶图像或异常的电压对比图像的检测可以用来识别具有缺陷的组件或不正常的连接。

请同时参照图2A至图2D，首先，进行步骤S100：以电子束扫描半导体结构100的表面。在此，半导体结构100的表面可以是由检测层140的表面、待测结构120a、120b的表面及介电层130的表面组成。接着，进行步骤S110：检测半导体结构100的表面100a于扫描后的电压对比图像变化。当被检测层140覆盖的待测结构120b的表面显示为亮点(B)，而未被检测层140覆盖的待测结构120a的表面显示为暗点(D)，即代表待测结构120a、120b之间电性绝缘，如图2C所示；而当被检测层140覆盖的待测结构120b与未被检测层140覆盖的120a的表面皆显示为亮点(B)，即代表待测结构120a、120b之间电性连接，即待测结构120a、120b之间具有短路缺陷，如图2D所示。

由于检测层140类似于电容结构，因此可以一直供应电子至与检测层140连结的待测结构120b中，因此本发明通过检测层140使至少二待测结构120a、120b之间的电压对比图像变化具有较明显差异，进而可以利用电子束检测制程来识别至少二待测结构120a、120b之间是否具有短路缺陷。详细而言，当待测结构120a、120b之间电性绝缘时，待测结构120b中的表面可以接收来自检测层140所供应的电子，因此在电子束检测制程中待测结构120b的表面相较于待测结构120a的表面来说会有较多二次电子(Secondary electrons)释出，造成待测结构120b的表面显示为亮点(B)，待测结构120a的表面显示为暗点(D)。另一方面，当待测结构120a、120b之间电性连接时，由于检测层140所提供的电子可以于待测结构120a、120b之间流动，因此待测结构120a、120b的表面皆显示为亮点(B)。在此，本发明中通过上述方式可以克服当检测短路缺陷时存在等电位现象，进而无法使用电子束检测制程检测的问题。

在此必须说明的是，以下实施例沿用上述实施例的组件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的组件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

请同时参照图3A与图3B，图3A中的半导体结构200与图1E中的半导体结构100差别在于：半导体结构200可以还包括将至少两个待测结构120b以及一个待测结构120a形成一个待测结构组，并于待测结构组中两相邻的待测结构120b上形成检测层240。换句话说，两相邻的待测结构120b与其上方的检测层240电性连接，而待测结构120a并未被检测层240覆盖，而是裸露出来。在本实施例中，如图3B所示，于电子束检测时，当两个待测结构120b与待测结构120a的表面会皆显示为亮点(B)，则代表待测结构120a与其相邻的待测结构120b之间具有短路缺陷。当两相邻的待测结构120b的表面显示为亮点(B)，而待测结构120a的表面显示为暗点(D)，则代表待测结构120a与其相邻的待测结构120b之间不具有短路缺陷。

请参照图4，图4中的半导体结构300与图1F中的半导体结构100差别在于：半导体结构300中的至少二待测结构320为成长条状的线状结构。待测结构320b被检测层140所覆盖，而待测结构320a被裸露出来。线状结构例如是金属线。在一些实施例中，金属线的延伸方向与检测层140的延伸方向相同。在本实施例中，如图4所示，于电子束检测时，当待测结构320a、320b的表面皆显示为亮点(B)，则代表待测结构320a、320b之间具有短路缺陷。当待测结构320b的表面为亮点(B)，而待测结构320a的表面为暗点(D)，则代表待测结构320a、320b之间不具有短路缺陷。

请参照图5，图5中的半导体结构400与图1F中的半导体结构100差别在于：半导体结构400中的至少二待测结构420为特殊图形。待测结构420b被检测层140所覆盖，而待测结构420a被裸露出来。由于晶圆中两相邻的图形之间的距离太小时，较容易提升曝光或蚀刻制程的困难度，因此于两相邻的图形之间会较容易产生缺陷，因此将上述较易产生缺陷的图形定义为特殊图形。在本发明中不限制特殊图形的形状，只要形状不属于点状或线状的图形，皆可以称为特殊图形。举例而言，特殊图形可以包括ㄇ型、U型、S型、W型或马蹄型。在本实施例中，如图5所示，于电子束检测时，当待测结构420a、420b的表面皆显示为亮点(B)，则代表待测结构420a、420b之间具有短路缺陷。当待测结构420b的表面显示为亮点(B)，而待测结构420a的表面显示为暗点(D)，则代表待测结构420a、420b之间不具有短路缺陷。

应说明的是，尽管图1F的至少二待测结构120a、120b为二接触窗，图4的至少二待测结构320a、320b为二金属线，图5的至少二待测结构420a、420b为二特殊图形，然而，本发明不限于此，上述待测结构可以两两组合进行检测，举例而言，至少二待测结构的其中一者可以是接触窗，另一者可以是金属线。

综上所述，本发明于至少二待测结构中的一者上形成检测层，可以克服当检测短路缺陷时存在等电位现象，进而无法使用电子束检测制程检测的问题。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (8)

1.一种半导体结构，其特征在于包括：

衬底；

至少二待测结构，配置于所述衬底上，其中所述至少二待测结构的材料包括导电材料；

隔离结构，夹于所述至少二待测结构之间；以及

检测短路结构，其中所述检测短路结构包括检测层，所述检测层完全覆盖所述至少二待测结构中的一者，以使所述至少二待测结构之间的短路缺陷可于电子束检测制程中被识别，且所述检测层的材料包括导电材料，

其中所述至少二待测结构彼此交错排列成一阵列，且所述阵列的每一行的所述待测结构夹于多个所述检测层的相邻两者之间。

2.根据权利要求1所述的半导体结构，其中所述至少二待测结构包括接触窗、金属线、特殊图形或其组合。

3.根据权利要求1所述的半导体结构，其中所述半导体结构位于切割道上。

4.根据权利要求1所述的半导体结构，其中所述检测短路结构还包括导线，所述导线垂直于所述检测层，且所述导线与所述检测层电性连接。

5.一种半导体结构的制造方法，其特征在于包括：

提供衬底；

于所述衬底上形成至少二待测结构；

于所述至少二待测结构之间形成隔离结构；以及

于所述至少二待测结构上形成检测短路结构，其中形成所述检测短路结构的步骤包括于所述至少二待测结构中的一者上形成检测层，所述检测层完全覆盖所述至少二待测结构中的所述一者，

其中所述至少二待测结构彼此交错排列成一阵列，且所述阵列的每一行的所述待测结构夹于多个所述检测层的相邻两者之间。

6.根据权利要求5所述的半导体结构的制造方法，其中形成所述至少二待测结构的方法包括：

于所述衬底上形成导体材料层；以及

于所述导体材料层中形成多个开口，所述待测结构被所述开口隔离。

7.根据权利要求6所述的半导体结构的制造方法，其中形成所述隔离结构的方法包括于所述多个开口中填入介电材料。

8.一种使用根据权利要求1至4中任一项所述的半导体结构的检测短路方法，包括：

以电子束扫描所述检测短路结构；以及

检测所述检测短路结构于所述扫描后的电压对比图像变化，

其中

当所述至少二待测结构中与所述检测层连接的一者的表面显示为亮点，而所述至少二待测结构中的另一者的表面显示为暗点，代表所述至少二待测结构之间电性绝缘；以及

当所述至少二待测结构的表面皆显示为亮点，代表所述至少二待测结构之间电性连接。

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