JP2001305194A - 半導体装置およびそのショート欠陥箇所の検出方法 - Google Patents
半導体装置およびそのショート欠陥箇所の検出方法Info
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Abstract
(57)【要約】
【課題】 半導体の導体ショート不良箇所の検出方法お
よびそのためのデバイスパターンを有する半導体装置を
提供する。 【解決手段】 半導体装置は、基板と、基板上に設けら
れた絶縁膜と、絶縁膜上に千鳥状に、直行する二方向の
いずれの方向にも交互に設けられた線分導体パターン
３，４と、線分導体パターン３を基板に接続する導体５
とを備える。この半導体装置の配線不良箇所を検査する
方法は、電子ビームを線分導体パターンに照射し、線分
導体パターン４から放出される二次電子線量を検出し、
所定の基準値を超える、または下回るパターンについて
のみ高倍率のＳＥＭ観察を行い欠陥箇所を調べる。
よびそのためのデバイスパターンを有する半導体装置を
提供する。 【解決手段】 半導体装置は、基板と、基板上に設けら
れた絶縁膜と、絶縁膜上に千鳥状に、直行する二方向の
いずれの方向にも交互に設けられた線分導体パターン
３，４と、線分導体パターン３を基板に接続する導体５
とを備える。この半導体装置の配線不良箇所を検査する
方法は、電子ビームを線分導体パターンに照射し、線分
導体パターン４から放出される二次電子線量を検出し、
所定の基準値を超える、または下回るパターンについて
のみ高倍率のＳＥＭ観察を行い欠陥箇所を調べる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の導体
ショート不良箇所の検出方法およびそのための線分導体
パターンを有する半導体装置に関する。
ショート不良箇所の検出方法およびそのための線分導体
パターンを有する半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体デバイスにおいて、配線
や導体の電気的ショートは、致命的な欠陥となり、半導
体デバイスの歩留り低下の大きな要因になる。従って、
配線や導体のショートの原因を調べることは、半導体デ
バイスの歩留り向上においてきわめて重要である。ま
た、配線や導体のショート箇所を直接観察することが重
要である。このような配線や導体のショート箇所を観察
するために、従来は、光学式の欠陥検査装置を用いて行
なっていた。しかし、配線の間隔が狭くなるつれて、従
来の光学式の欠陥検査装置では、欠陥を観察することが
困難になってきた。さらに、従来の光学式の欠陥検査装
置による観察方法では、配線や導体の電気的ショートを
検出することができず、別の電気的な方法により配線や
導体のショートを確認していたために、検査時間が多く
かかっていた。このために、走査型電子顕微鏡を用いた
方法が提案されてきた。
や導体の電気的ショートは、致命的な欠陥となり、半導
体デバイスの歩留り低下の大きな要因になる。従って、
配線や導体のショートの原因を調べることは、半導体デ
バイスの歩留り向上においてきわめて重要である。ま
た、配線や導体のショート箇所を直接観察することが重
要である。このような配線や導体のショート箇所を観察
するために、従来は、光学式の欠陥検査装置を用いて行
なっていた。しかし、配線の間隔が狭くなるつれて、従
来の光学式の欠陥検査装置では、欠陥を観察することが
困難になってきた。さらに、従来の光学式の欠陥検査装
置による観察方法では、配線や導体の電気的ショートを
検出することができず、別の電気的な方法により配線や
導体のショートを確認していたために、検査時間が多く
かかっていた。このために、走査型電子顕微鏡を用いた
方法が提案されてきた。
【０００３】図７は、特開平４−３１４０３２号公報に
開示された薄膜トランジスタの欠陥検査方法を説明する
ための図である。この薄膜トランジスタの欠陥検査方法
は、ＳＥＭ（走査型電子顕微鏡）観察による絶縁部分の
チャージアップ現象を利用したものである。この方法
は、まず、ＳＥＭの試料台にＴＦＴ（薄膜トランジス
タ）基板1０６を絶縁状態で固定し、すべてのゲート線
１０７とソース線１０８を、別々に、各々の導電性テー
プ１０９，１０３に短絡し、各々のスイッチ１０１，１
０４を介して、各々のアース線１０２，１０５に接地す
る。ソース線とゲート線のクロスオーバー部分の短絡に
よる線欠陥を検査する場合は、スイッチ１０１をオン，
スイッチ１０４をオフ状態にする。この状態のソース線
の上端を、図において左右方向にＳＥＭで観察する。ク
ロスオーバー部分に短絡がない場合には、すべてのソー
ス線は絶縁状態なのでチャージアップを起こす。しか
し、短絡がある場合には、短絡しているソース線はチャ
ージアップを起こさないので、短絡部分の検出ができ
る。
開示された薄膜トランジスタの欠陥検査方法を説明する
ための図である。この薄膜トランジスタの欠陥検査方法
は、ＳＥＭ（走査型電子顕微鏡）観察による絶縁部分の
チャージアップ現象を利用したものである。この方法
は、まず、ＳＥＭの試料台にＴＦＴ（薄膜トランジス
タ）基板1０６を絶縁状態で固定し、すべてのゲート線
１０７とソース線１０８を、別々に、各々の導電性テー
プ１０９，１０３に短絡し、各々のスイッチ１０１，１
０４を介して、各々のアース線１０２，１０５に接地す
る。ソース線とゲート線のクロスオーバー部分の短絡に
よる線欠陥を検査する場合は、スイッチ１０１をオン，
スイッチ１０４をオフ状態にする。この状態のソース線
の上端を、図において左右方向にＳＥＭで観察する。ク
ロスオーバー部分に短絡がない場合には、すべてのソー
ス線は絶縁状態なのでチャージアップを起こす。しか
し、短絡がある場合には、短絡しているソース線はチャ
ージアップを起こさないので、短絡部分の検出ができ
る。
【０００４】図８は、他の従来の検査方法の例を説明す
るための検査パターンを示す図である。この検査方法
は、IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURI
NG, P.384-389 (1997)に開示されている方法の一例であ
る。この検査方法は、図８に示すように、まず、パッド
２０１の周りを取り囲むように配線２０２を配置し、配
線２０２を導電性埋め込み物と拡散層を介して基板に接
続する。真空中でパッド２０１に電子線を走査し、発生
する二次電子量を検出し、配線にショートしているパッ
トを見つける（ショートしているパッドは、発生する二
次電子量が少なくなる）。
るための検査パターンを示す図である。この検査方法
は、IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURI
NG, P.384-389 (1997)に開示されている方法の一例であ
る。この検査方法は、図８に示すように、まず、パッド
２０１の周りを取り囲むように配線２０２を配置し、配
線２０２を導電性埋め込み物と拡散層を介して基板に接
続する。真空中でパッド２０１に電子線を走査し、発生
する二次電子量を検出し、配線にショートしているパッ
トを見つける（ショートしているパッドは、発生する二
次電子量が少なくなる）。
【０００５】また、デバイスの高集積化に伴いスタック
容量電極のショートが、デバイス歩留り低下の原因の１
つとして、問題になっている。このようなショートは、
ＳＥＭで観察しても、識別が難しく、ＳＥＭ式の欠陥検
査装置では、検査することが困難である（デバイスの形
式の揺らぎなどを検出してしまうため）。
容量電極のショートが、デバイス歩留り低下の原因の１
つとして、問題になっている。このようなショートは、
ＳＥＭで観察しても、識別が難しく、ＳＥＭ式の欠陥検
査装置では、検査することが困難である（デバイスの形
式の揺らぎなどを検出してしまうため）。
【０００６】
【発明が解決しようとする課題】これらの従来技術に
は、次のような問題点がある。
は、次のような問題点がある。
【０００７】第１の問題点は、導電性のテープを用いる
前者の方法では、分離された線分導体パターンは評価で
きないことである。
前者の方法では、分離された線分導体パターンは評価で
きないことである。
【０００８】第２の問題点は、パッドの周りに配線を配
置する検査パターンを用いた後者の方法では、パッドと
配線を形成しており、実際の製品と似たパターンでは検
査ができないことである。
置する検査パターンを用いた後者の方法では、パッドと
配線を形成しており、実際の製品と似たパターンでは検
査ができないことである。
【０００９】第３の問題点は、デバイスの高集積化にと
もなう小さなショート欠陥を検出できないことである。
もなう小さなショート欠陥を検出できないことである。
【００１０】従って、本発明の目的は、分離された線分
導体パターンを用いた配線不良の検出方法を提供するこ
とにある。
導体パターンを用いた配線不良の検出方法を提供するこ
とにある。
【００１１】さらに、本発明の目的は、小さなショート
欠陥を検出できる方法を提供することにある。
欠陥を検出できる方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の目的は、以下の
ような半導体装置、および検出方法により解決される。
本発明では、このショート箇所の検出が容易にできるよ
うに、第１および第２の線分導体パターンを工夫して配
置し、これらの線分導体パターンを用いてショート箇所
を検査する。線分導体パターンの配置において、第１の
線分導体パターンを１個置きに電気的に基板へ接続し、
第２の線分導体パターンを１個置きに電気的に浮いた状
態にする。これらの線分導体パターンに電子線を走査
し、電気的に浮いた第２の線分導体パターンから放出さ
れる二次電子の量を検出し、電気的に浮いた第２の線分
導体パターンの二次電子検出量の違いからショートした
線分導体パターンを検出する。このショートした線分導
体パターンのみを高倍率のＳＥＭ観察することにより、
ショート欠陥の形状を検査する。
ような半導体装置、および検出方法により解決される。
本発明では、このショート箇所の検出が容易にできるよ
うに、第１および第２の線分導体パターンを工夫して配
置し、これらの線分導体パターンを用いてショート箇所
を検査する。線分導体パターンの配置において、第１の
線分導体パターンを１個置きに電気的に基板へ接続し、
第２の線分導体パターンを１個置きに電気的に浮いた状
態にする。これらの線分導体パターンに電子線を走査
し、電気的に浮いた第２の線分導体パターンから放出さ
れる二次電子の量を検出し、電気的に浮いた第２の線分
導体パターンの二次電子検出量の違いからショートした
線分導体パターンを検出する。このショートした線分導
体パターンのみを高倍率のＳＥＭ観察することにより、
ショート欠陥の形状を検査する。
【００１３】本発明の第１の態様は、半導体装置であ
り、基板と、基板上に設けられた絶縁膜と、絶縁膜上に
設けられた第１の線分導体パターンおよび第２の線分導
体パターンと（第１および第２の線分導体パターンは、
千鳥状に、直交する二方向のいずれの方向にも交互に配
置されている）、前記絶縁膜を介し、前記第１の線分導
体パターンを前記基板に接続する導体と、を備える。
り、基板と、基板上に設けられた絶縁膜と、絶縁膜上に
設けられた第１の線分導体パターンおよび第２の線分導
体パターンと（第１および第２の線分導体パターンは、
千鳥状に、直交する二方向のいずれの方向にも交互に配
置されている）、前記絶縁膜を介し、前記第１の線分導
体パターンを前記基板に接続する導体と、を備える。
【００１４】本発明の第２の態様は、この半導体装置の
ショート欠陥箇所の検出方法であり、少なくとも第２の
線分導体パターンに、電子ビームを照射するステップ
と、少なくとも第２の線分導体パターンから放出される
二次電子を検出するステップと、所定の基準値を超え
る、または下回る第２の線分導体パターンの有無を判定
するステップと、前記所定の基準値を超える、または下
回る第２の線分導体パターンについて高倍率でのＳＥＭ
観察を行い、欠陥箇所を調べるステップと、を含む。
ショート欠陥箇所の検出方法であり、少なくとも第２の
線分導体パターンに、電子ビームを照射するステップ
と、少なくとも第２の線分導体パターンから放出される
二次電子を検出するステップと、所定の基準値を超え
る、または下回る第２の線分導体パターンの有無を判定
するステップと、前記所定の基準値を超える、または下
回る第２の線分導体パターンについて高倍率でのＳＥＭ
観察を行い、欠陥箇所を調べるステップと、を含む。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１および図２は、本発明の第１の実施の
形態の半導体装置を示し、図１は平面図、図２は断面図
である。図１，図２に示すように、この半導体装置は、
基板１と、基板１上に設けられた絶縁膜２と、絶縁膜２
上に千鳥状に、直行する二方向のいずれの方向にも交互
に設けられた線分導体パターン３，４と、線分導体パタ
ーン３を基板１に接続する導体５とを備えている。
形態の半導体装置を示し、図１は平面図、図２は断面図
である。図１，図２に示すように、この半導体装置は、
基板１と、基板１上に設けられた絶縁膜２と、絶縁膜２
上に千鳥状に、直行する二方向のいずれの方向にも交互
に設けられた線分導体パターン３，４と、線分導体パタ
ーン３を基板１に接続する導体５とを備えている。
【００１７】次に図１，図２の半導体装置の導体ショー
ト不良箇所の検出方法、およびそのための電子線照射に
よる線分導体パターンの作用について説明する。
ト不良箇所の検出方法、およびそのための電子線照射に
よる線分導体パターンの作用について説明する。
【００１８】まず、真空中に半導体装置をおき、電子線
を走査し、各線分導体パターン４から発生する二次電子
の量を検出する。この際、二次電子の検出器の前に減速
のためのグリッド等を設けて、一定のエネルギー以上の
二次電子を検出する。線分導体パターン４が隣接の線分
パターン３と短絡（ショート）していない場合には、線
分導体パターン４は、電子線照射により正または負に帯
電する。電子線照射による線分導体パターン４の帯電に
より、線分導体パターン４から発生する二次電子のエネ
ルギーは、負または正側にシフトする。この時に、二次
電子の検出器の前の減速のためのグリッドにより検出さ
れる二次電子量は、線分導体パターンの電位４が正に帯
電した場合には、帯電しない線分導体パターン３に比べ
て少なくなり、線分導体パターンが負に帯電した場合に
は、帯電しない線分導体パターン３に比べて多くなる。
これら線分導体パターン４の帯電の正負は、線分導体パ
ターン４の材質および大きさ、絶縁物の材質、および照
射する電子線のエネルギーによって変化する。
を走査し、各線分導体パターン４から発生する二次電子
の量を検出する。この際、二次電子の検出器の前に減速
のためのグリッド等を設けて、一定のエネルギー以上の
二次電子を検出する。線分導体パターン４が隣接の線分
パターン３と短絡（ショート）していない場合には、線
分導体パターン４は、電子線照射により正または負に帯
電する。電子線照射による線分導体パターン４の帯電に
より、線分導体パターン４から発生する二次電子のエネ
ルギーは、負または正側にシフトする。この時に、二次
電子の検出器の前の減速のためのグリッドにより検出さ
れる二次電子量は、線分導体パターンの電位４が正に帯
電した場合には、帯電しない線分導体パターン３に比べ
て少なくなり、線分導体パターンが負に帯電した場合に
は、帯電しない線分導体パターン３に比べて多くなる。
これら線分導体パターン４の帯電の正負は、線分導体パ
ターン４の材質および大きさ、絶縁物の材質、および照
射する電子線のエネルギーによって変化する。
【００１９】次に、短絡していない場合に、電子線照射
により正に帯電する線分導体パターン４が、隣接した線
分導体パターン３と短絡している場合について説明す
る。線分導体パターン３は、導体５を介して電気的に基
板１につながっているために、帯電が起こらず、短絡を
していない正に帯電した線分導体パターン４に比べて、
短絡した導体パターン４から発生する二次電子のエネル
ギーは高くなり、二次電子の検出器の前の減速グリッド
により検出される二次電子量は短絡していない線分導体
パターン４に比べて多くなる。
により正に帯電する線分導体パターン４が、隣接した線
分導体パターン３と短絡している場合について説明す
る。線分導体パターン３は、導体５を介して電気的に基
板１につながっているために、帯電が起こらず、短絡を
していない正に帯電した線分導体パターン４に比べて、
短絡した導体パターン４から発生する二次電子のエネル
ギーは高くなり、二次電子の検出器の前の減速グリッド
により検出される二次電子量は短絡していない線分導体
パターン４に比べて多くなる。
【００２０】短絡した線分導体パターン４の判別は、検
出される二次電子量にしきい値を設けて行うか、１個置
きの他の線分導体パターン４と判別する線分導体パター
ン４との二次電子量を比較することにより行う。
出される二次電子量にしきい値を設けて行うか、１個置
きの他の線分導体パターン４と判別する線分導体パター
ン４との二次電子量を比較することにより行う。
【００２１】以上の方法で検出した短絡した線分導体パ
ターン４のみを、高倍率のＳＥＭで観察することによ
り、ショート欠陥の形状を検査する。
ターン４のみを、高倍率のＳＥＭで観察することによ
り、ショート欠陥の形状を検査する。
【００２２】次に、具体的に行った第１の実施の形態の
実施例について説明する。この実施例の半導体装置は、
図２に示すように、基板１の上に厚さ５００ｎｍの絶縁
膜２を堆積後、フォトリソグラフとドライエッチングに
より基板につながる０．５μｍ径の開口部を形成し、そ
の後、絶縁膜２上および開口部に０．６μｍの厚さの不
純物としてボロンを添加した多結晶シリコンを化学気相
成長法により形成する。その後、化学機械研磨により絶
縁膜２上の多結晶シリコンを除去し、基板１と接続した
導体５を形成する。その後、絶縁膜２および導体５上に
ボロンを添加した０．５μｍの多結晶シリコンを化学気
相成長法で堆積し、フォトリソグラフとドライエッチン
グにより幅０．５μｍ，長さ１μｍの線分導体パターン
３，４を形成した。
実施例について説明する。この実施例の半導体装置は、
図２に示すように、基板１の上に厚さ５００ｎｍの絶縁
膜２を堆積後、フォトリソグラフとドライエッチングに
より基板につながる０．５μｍ径の開口部を形成し、そ
の後、絶縁膜２上および開口部に０．６μｍの厚さの不
純物としてボロンを添加した多結晶シリコンを化学気相
成長法により形成する。その後、化学機械研磨により絶
縁膜２上の多結晶シリコンを除去し、基板１と接続した
導体５を形成する。その後、絶縁膜２および導体５上に
ボロンを添加した０．５μｍの多結晶シリコンを化学気
相成長法で堆積し、フォトリソグラフとドライエッチン
グにより幅０．５μｍ，長さ１μｍの線分導体パターン
３，４を形成した。
【００２３】次に、ＳＥＭ(走査型電子顕微鏡）内に、
上記半導体装置を導入し、加速電圧１ｋＶの電子線を線
分導体パターンに照射して、二次電子像を取得する。図
３は、図１のラインＡ上の第１および第２の線分導体パ
ターンから発生した二次電子強度を示したものである。
８で示される第２の線分導体パターン４の二次電子強度
が、他の第２の線分導体パターンの二次電子強度より高
くなっている。この二次電子強度が、高い線分導体パタ
ーン４をＳＥＭの高分解モードで観察したところ、とな
りの線分導体パターン３とパターン下部でショートして
いることが確認できた。
上記半導体装置を導入し、加速電圧１ｋＶの電子線を線
分導体パターンに照射して、二次電子像を取得する。図
３は、図１のラインＡ上の第１および第２の線分導体パ
ターンから発生した二次電子強度を示したものである。
８で示される第２の線分導体パターン４の二次電子強度
が、他の第２の線分導体パターンの二次電子強度より高
くなっている。この二次電子強度が、高い線分導体パタ
ーン４をＳＥＭの高分解モードで観察したところ、とな
りの線分導体パターン３とパターン下部でショートして
いることが確認できた。
【００２４】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２５】図４および図５は、本発明の第２の実施の
形態の半導体装置を示し、図４は平面図、図５は断面図
である。図４，図５に示すように、この半導体装置は、
基板１と、基板１上に設けられた絶縁膜６と、絶縁膜６
上に設けられた導体７と、導体７上に設けられた絶縁膜
２と、絶縁膜２上に千鳥状に、直行する二方向のいずれ
の方向にも交互に設けられた線分導体パターン３，４
と、線分導体パターン３を導体７に接続する導体５とを
備えている。
形態の半導体装置を示し、図４は平面図、図５は断面図
である。図４，図５に示すように、この半導体装置は、
基板１と、基板１上に設けられた絶縁膜６と、絶縁膜６
上に設けられた導体７と、導体７上に設けられた絶縁膜
２と、絶縁膜２上に千鳥状に、直行する二方向のいずれ
の方向にも交互に設けられた線分導体パターン３，４
と、線分導体パターン３を導体７に接続する導体５とを
備えている。
【００２６】次に図４，図５の半導体装置の導体ショー
ト不良箇所の検出方法、およびそのための電子線照射に
よるデバイスパターンの作用について説明する。
ト不良箇所の検出方法、およびそのための電子線照射に
よるデバイスパターンの作用について説明する。
【００２７】まず、真空中に半導体装置をおき電子線を
走査し、各線分導体パターン４から発生する二次電子の
量を検出する。この際、二次電子の検出器の前に減速の
ためのグリッド等を設けて、一定のエネルギー以上の二
次電子を検出する。線分導体パターン４が、隣接の線分
パターン３と短絡していない場合、線分導体パターン４
は電子線照射により正または負に帯電する。電子線照射
による線分導体パターン４の帯電により、線分導体パタ
ーン４から発生する二次電子のエネルギーは、負または
正側にシフトし、二次電子の検出器の前の減速のための
グリッドにより検出される二次電子量は、線分導体パタ
ーン４の電位が正に帯電する場合には、帯電しない線分
導体パターン３に比べて少なくなり、線分導体パターン
４が負に帯電する場合には、帯電しない線分導体パター
ン３に比べて多くなる。これら線分導体パターン４の帯
電の正負は、線分導体パターン４の材質または大きさ、
絶縁物の材質、照射する電子線のエネルギーによって変
化する。
走査し、各線分導体パターン４から発生する二次電子の
量を検出する。この際、二次電子の検出器の前に減速の
ためのグリッド等を設けて、一定のエネルギー以上の二
次電子を検出する。線分導体パターン４が、隣接の線分
パターン３と短絡していない場合、線分導体パターン４
は電子線照射により正または負に帯電する。電子線照射
による線分導体パターン４の帯電により、線分導体パタ
ーン４から発生する二次電子のエネルギーは、負または
正側にシフトし、二次電子の検出器の前の減速のための
グリッドにより検出される二次電子量は、線分導体パタ
ーン４の電位が正に帯電する場合には、帯電しない線分
導体パターン３に比べて少なくなり、線分導体パターン
４が負に帯電する場合には、帯電しない線分導体パター
ン３に比べて多くなる。これら線分導体パターン４の帯
電の正負は、線分導体パターン４の材質または大きさ、
絶縁物の材質、照射する電子線のエネルギーによって変
化する。
【００２８】次に、短絡していない場合には、電子線照
射により正に帯電する線分導体パターン４が、隣接した
線分導体パターン３と短絡している場合について説明す
る。線分導体パターン３は、導体５，導体７を介して電
気的に他の線分導体パターン３とつながっているため
に、実質的に導体の面積が大きくなる。これにより、大
きな帯電が起こらず、短絡をしていない正に帯電した線
分導体パターン４に比べて、短絡した導体パターン４か
ら発生する二次電子のエネルギーは高くなる。従って、
二次電子の検出器の前の減速グリッドにより検出される
二次電子量は短絡していない線分導体パターン４に比べ
て多くなる。
射により正に帯電する線分導体パターン４が、隣接した
線分導体パターン３と短絡している場合について説明す
る。線分導体パターン３は、導体５，導体７を介して電
気的に他の線分導体パターン３とつながっているため
に、実質的に導体の面積が大きくなる。これにより、大
きな帯電が起こらず、短絡をしていない正に帯電した線
分導体パターン４に比べて、短絡した導体パターン４か
ら発生する二次電子のエネルギーは高くなる。従って、
二次電子の検出器の前の減速グリッドにより検出される
二次電子量は短絡していない線分導体パターン４に比べ
て多くなる。
【００２９】短絡した線分導体パターン４の判別は、検
出される二次電子量にしきい値を設けて行うか、１個置
きの他の線分導体パターン４と判別する線分導体パター
ン４との二次電子量を比較することにより行う。
出される二次電子量にしきい値を設けて行うか、１個置
きの他の線分導体パターン４と判別する線分導体パター
ン４との二次電子量を比較することにより行う。
【００３０】本発明の第２の実施の形態では、線分導体
パターンが基板に接続されている必要がないため、基板
に接続されていない構造のデバイスについてのショート
箇所を検出することが可能である。
パターンが基板に接続されている必要がないため、基板
に接続されていない構造のデバイスについてのショート
箇所を検出することが可能である。
【００３１】次に、具体的に行った第２の実施の形態の
実施例について説明する。この実施例の半導体装置は図
５に示すように、基板１の上に厚さ５００ｎｍの絶縁膜
６を−０堆積後、スパッタ，フォトリソグラフ，および
ドライエッチングプロセスによりＡｌ系の配線材料で導
体７を形成する。次に、０．５μｍの絶縁膜２を堆積
後、フォトリソグラフおよびドライエッチングプロセス
により、導体７につながる０．５μｍ径の開口部を形成
し、その後、絶縁膜２上および開口部に０．６μｍの厚
さのタングステンを化学気相成長法により形成する。そ
の後、化学機械研磨により絶縁膜２上のタングステンを
除去し、基板１と接続した導体５を形成する。その後、
絶縁膜２および導体５上に、０．３μｍのタングステン
を化学気相成長法で堆積し、フォトリソグラフおよびド
ライエッチングにより、幅０．５μｍ，長さ１μｍの線
分導体パターン３，４を形成した。
実施例について説明する。この実施例の半導体装置は図
５に示すように、基板１の上に厚さ５００ｎｍの絶縁膜
６を−０堆積後、スパッタ，フォトリソグラフ，および
ドライエッチングプロセスによりＡｌ系の配線材料で導
体７を形成する。次に、０．５μｍの絶縁膜２を堆積
後、フォトリソグラフおよびドライエッチングプロセス
により、導体７につながる０．５μｍ径の開口部を形成
し、その後、絶縁膜２上および開口部に０．６μｍの厚
さのタングステンを化学気相成長法により形成する。そ
の後、化学機械研磨により絶縁膜２上のタングステンを
除去し、基板１と接続した導体５を形成する。その後、
絶縁膜２および導体５上に、０．３μｍのタングステン
を化学気相成長法で堆積し、フォトリソグラフおよびド
ライエッチングにより、幅０．５μｍ，長さ１μｍの線
分導体パターン３，４を形成した。
【００３２】次に、ＳＥＭ（走査型電子顕微鏡）内に上
記半導体装置を導入し、加速電圧１ｋＶの電子線を線分
導体パターンに照射して、二次電子像を取得する。図６
は、図４のラインＡ上の第１および第２の線分導体パタ
ーンから発生した二次電子強度を示したものである。９
で示される第２の線分導体パターン４の二次電子強度
が、他の第２の線分導体パターンの二次電子強度より高
くなっている。この二次電子強度が高い線分導体パター
ン４を、ＳＥＭの高分解モードで観察したところ、とな
りの線分導体パターン３とパターン下部でショートして
いることが確認できた。
記半導体装置を導入し、加速電圧１ｋＶの電子線を線分
導体パターンに照射して、二次電子像を取得する。図６
は、図４のラインＡ上の第１および第２の線分導体パタ
ーンから発生した二次電子強度を示したものである。９
で示される第２の線分導体パターン４の二次電子強度
が、他の第２の線分導体パターンの二次電子強度より高
くなっている。この二次電子強度が高い線分導体パター
ン４を、ＳＥＭの高分解モードで観察したところ、とな
りの線分導体パターン３とパターン下部でショートして
いることが確認できた。
【００３３】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【００３４】第１の効果は、実製品に近い線分導体パタ
ーンのショート箇所を簡便に検出できる。このため、デ
バイスパターンの影響も加味したショート欠陥の発生に
ついて検査できる点である。これは、1つおきに基板に
つながった線分導体パターンにしているため、表面に出
た線分導体パターンはデバイスパターンと同様にするこ
とが可能であるためである。
ーンのショート箇所を簡便に検出できる。このため、デ
バイスパターンの影響も加味したショート欠陥の発生に
ついて検査できる点である。これは、1つおきに基板に
つながった線分導体パターンにしているため、表面に出
た線分導体パターンはデバイスパターンと同様にするこ
とが可能であるためである。
【００３５】第２の効果は、従来のショート欠陥を探す
検査に比べて、大幅に検査時間を短縮できる点である。
これは、線分導体パターン４の二次電子強度をモニタし
てショート欠陥の位置を検査できるために、比較的大き
なビームサイズで画像を取得することが可能であるため
である。
検査に比べて、大幅に検査時間を短縮できる点である。
これは、線分導体パターン４の二次電子強度をモニタし
てショート欠陥の位置を検査できるために、比較的大き
なビームサイズで画像を取得することが可能であるため
である。
【００３６】第３の効果は、非常に小さなショート欠陥
を検出できる点である。これは、直接ショート欠陥を検
出するのではなく、ショート欠陥により短絡した比較的
大きな線分導体パターンを検査しているためである。
を検出できる点である。これは、直接ショート欠陥を検
出するのではなく、ショート欠陥により短絡した比較的
大きな線分導体パターンを検査しているためである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置を示す
平面図である。
平面図である。
【図２】本発明の第１の実施の形態の半導体装置を示す
断面図である。
断面図である。
【図３】本発明の第１の実施の形態の実施例において、
図１のラインＡ上のパターンから発生した二次電子強度
を示す図である。
図１のラインＡ上のパターンから発生した二次電子強度
を示す図である。
【図４】本発明の第２の実施の形態の半導体装置を示す
平面図である。
平面図である。
【図５】本発明の第２の実施の形態の半導体装置を示す
断面図である。
断面図である。
【図６】本発明の第２の実施の形態の実施例において、
図４のラインＡ上のパターンから発生した二次電子強度
を示す図である。
図４のラインＡ上のパターンから発生した二次電子強度
を示す図である。
【図７】従来の欠陥検査方法のための薄膜トランジスタ
を示す図である。
を示す図である。
【図８】他の従来の欠陥検査方法のための検査パターン
を示す図である
を示す図である
１ 基板 ２，６ 絶縁膜 ３、４ 線分導体パターン ５，７ 導体 ８，９ 高い二次電子強度値 １０１ ゲート線接地用スイッチ １０２ ゲート線接地用アース １０３ ソース線短絡用導電テープ １０４ ソース用接地用スイッチ １０５ ソース用接地アース １０６ ＴＦＴ基板 １０７ ゲート線 １０８ ソース線 １０９ ゲート線短絡用導電テープ ２０１ パッド ２０２ 配線 ２０３ 配線接地用アース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｌ ９Ａ００１ 21/3205 Ｈ０１Ｌ 21/88 Ｓ Ｆターム(参考） 2G011 AA01 AE03 2G014 AA03 AB51 AB59 AC11 2G032 AA00 AD08 AF08 AK11 4M106 AA01 BA02 CA16 CA39 DB05 DB21 DH24 DH33 5F033 HH19 JJ19 KK08 PP06 QQ11 QQ37 QQ48 VV12 XX37 9A001 BB05 LL05
Claims (8)
- 【請求項１】基板と、 前記基板上に設けられた絶縁膜と、 前記絶縁膜上に設けられた第１の線分導体パターンおよ
び第２の線分導体パターンと、 前記絶縁膜を介し、前記第１の線分導体パターンを前記
基板に接続する導体と、を備えることを特徴とする半導
体装置。 - 【請求項２】前記第１の線分導体パターンと前記第２の
線分導体パターンを、千鳥状に、直行する二方向のいず
れの方向にも交互に配置することを特徴とする請求項１
記載の半導体装置。 - 【請求項３】基板と、 前記基板上に設けられた第１の絶縁膜と、 前記第１の絶縁膜上に設けられた第１の導体と、 前記第１の導体上に設けられた第２の絶縁膜と、 前記第２の絶縁膜上に設けられた第１の線分導体パター
ンおよび第２の線分導体パターンと、 前記第２の絶縁膜を介し、前記第１の線分導体パターン
を前記第１の導電に接続する第２の導体と、を備えるこ
とを特徴とする半導体装置。 - 【請求項４】前記第１の線分導体パターンと前記第２の
線分導体パターンを、千鳥状に、直行する二方向のいず
れの方向にも交互に配置することを特徴とする請求項３
記載の半導体装置。 - 【請求項５】請求項１，２，３，または４記載の半導体
装置のショート欠陥箇所の検出方法において、 少なくとも前記第２の線分導体パターンに、電子ビーム
を照射するステップと、 少なくとも前記第２の線分導体パターンから放出される
二次電子量を検出するステップと、 前記検出される二次電子量が所定の基準値を超える、ま
たは下回る前記第２の線分導体パターンの有無を判定す
るステップと、を含むことを特徴とするショート欠陥箇
所の検出方法。 - 【請求項６】前記所定の基準値を超える、または下回る
前記第２の線分導体パターンについて高倍率でのＳＥＭ
観察を行い、欠陥箇所を調べるステップをさらに含むこ
とを特徴とする請求項５記載のショート欠陥の検出方
法。 - 【請求項７】請求項１，２，３，または４記載の半導体
装置の前記第２の線分導体パターンのショート欠陥箇所
の検出方法において、 少なくとも前記第２の線分導体パターンに、電子ビーム
を照射するステップと、 少なくとも前記第２の線分導体パターンから放出される
二次電子量を検出するステップと、 前記第２の線分導電体パターンから検出された二次電子
量を、他の前記第２の線分導体パターンから検出された
二次電子量と比較し、ショート欠陥箇所の有無を判定す
るステップと、を含むことを特徴とするショート欠陥箇
所の検出方法。 - 【請求項８】ショート欠陥箇所があると判定された前記
第２の線分導体パターンについて高倍率でのＳＥＭ観察
を行い、欠陥箇所を調べるステップをさらに含むことを
特徴とする請求項７記載のショート欠陥の検出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127427A JP2001305194A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置およびそのショート欠陥箇所の検出方法 |
| US09/843,090 US6495856B2 (en) | 2000-04-27 | 2001-04-25 | Semiconductor device having a test pattern same as conductive pattern to be tested and method for testing semiconductor device for short-circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127427A JP2001305194A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置およびそのショート欠陥箇所の検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305194A true JP2001305194A (ja) | 2001-10-31 |
Family
ID=18637023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000127427A Pending JP2001305194A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置およびそのショート欠陥箇所の検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6495856B2 (ja) |
| JP (1) | JP2001305194A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103865A (ja) * | 2002-09-10 | 2004-04-02 | Nec Kyushu Ltd | 半導体装置の検査装置および半導体装置の検査方法 |
| JP2007081036A (ja) * | 2005-09-13 | 2007-03-29 | Elpida Memory Inc | 半導体装置の検査方法、及び、検査用半導体装置の製造方法 |
| US7592623B2 (en) | 2005-02-09 | 2009-09-22 | Fujitsu Microelectronics Limited | Semiconductor device including wiring connection testing structure |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727501B1 (en) * | 2001-09-27 | 2004-04-27 | Kla-Tencor Corporation | Method for detecting over-etch defects |
| US6815077B1 (en) * | 2003-05-20 | 2004-11-09 | Matrix Semiconductor, Inc. | Low temperature, low-resistivity heavily doped p-type polysilicon deposition |
| JP2007281136A (ja) * | 2006-04-05 | 2007-10-25 | Toshiba Corp | 半導体基板および基板検査方法 |
| KR100909530B1 (ko) * | 2006-12-27 | 2009-07-27 | 동부일렉트로닉스 주식회사 | 테그패턴 및 그 패턴을 이용한 반도체소자 검사방법 |
| CN113871311A (zh) * | 2020-06-30 | 2021-12-31 | 上海华力集成电路制造有限公司 | 第一层金属与其下层栅极物理短接缺陷的检测方法及结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4650333A (en) * | 1984-04-12 | 1987-03-17 | International Business Machines Corporation | System for measuring and detecting printed circuit wiring defects |
| JPH04314032A (ja) | 1991-04-12 | 1992-11-05 | Seiko Instr Inc | 薄膜トランジスタの欠陥検査方法 |
| DE19526194C2 (de) * | 1994-07-18 | 2002-11-07 | Advantest Corp | Verfahren zur Feststellung eines Fehlers eines ICs unter Verwendung eines Strahls geladener Teilchen |
| KR100273317B1 (ko) * | 1998-11-04 | 2000-12-15 | 김영환 | 반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트패턴의 구조와 그 측정방법 |
-
2000
- 2000-04-27 JP JP2000127427A patent/JP2001305194A/ja active Pending
-
2001
- 2001-04-25 US US09/843,090 patent/US6495856B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103865A (ja) * | 2002-09-10 | 2004-04-02 | Nec Kyushu Ltd | 半導体装置の検査装置および半導体装置の検査方法 |
| US7592623B2 (en) | 2005-02-09 | 2009-09-22 | Fujitsu Microelectronics Limited | Semiconductor device including wiring connection testing structure |
| JP2007081036A (ja) * | 2005-09-13 | 2007-03-29 | Elpida Memory Inc | 半導体装置の検査方法、及び、検査用半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6495856B2 (en) | 2002-12-17 |
| US20010035525A1 (en) | 2001-11-01 |
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