JPS62271444A - 半導体ウエハの電子ビ−ムテスト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は、集積回路のテストに関するものであって、更
に詳細には、集積回路の製造において使用される処理ス
テップ及びその結果得られる半導体構成体が意図したも
のであることを確保する為に、それらに物理的に接触す
ること無く、その製造の種々の段階での集積回路のテス
トに関するものである。

集積回路の製造において、典型的にはシリコンである半
導体ウェハは多数の処理操作へ露呈され、それにより、
Ｐ及びＮ導電型で濃度の異なったドープ領域がウェハ内
に形成され、同時的に絶縁性及び導電性物質の層がウェ
ハの表面上に付着される。集積回路製造プロセスを介し
てウェハを通過させるコストはその中に製造される回路
の数とは実質的に独立的であるから、製造される電子デ
バイスの特徴の寸法を最小化させることによってウェハ
内及びウェハ上に形成される電子部品の密度を最大とさ
せることが望ましい。従来技術の製造技術では、１ミク
ロン程度の特徴は容易に形成可能であり、又製造技術に
おける進歩は実質的により小さな特徴を存在させること
の蓋然性を高めている。ウェハからの最終的な集積回路
の歩留まりを最大とさせる為に、極めて注意深く製造操
作を介してそのウェハの処理をモニタすることが望まし
い。この様に、爾後の処理操作において付加的な資源を
消費する前に、不完全に又は不適切に行った製造操作を
矯正することが可能であるが、又はウェハは廃棄するこ
とが可能である。

半導体製造技術において得られる極端に小さな特徴寸法
の為に、プロセスにおける与えられた任意の段階でそれ
迄形成された特徴の特性を測定する為にプローブでウェ
ハを物理的に接触することは望ましくない、最も微細な
特徴は明らかにどのようなものであっても物理的接触に
よって破壊されるが、コンタクトが所望されるウェハ表
面上のポンディングパッド又はその他の大きな領域はプ
ロセス中のテストが所望される時に製造される場合があ
る。従って、製造プロセス中にウェハ上及び内部に形成
される構造の電気的パラメータを測定する必要性が存在
し、従って処理ステップの一層効果的な制御を達成する
ことが可能である。最終的なテストが問題を発見する迄
多数の欠陥性のウェハを処理する代わりに、プロセス中
に発見される欠陥を矯正的作業によって矯正することが
可能である。

現在のところ、インプロセス即ちプロセス中のウェハに
対して使用される処理作業の２つの一般的に使用される
方法がある。これらの方法は光学的検査とパラメータテ
ストである０例えば、高パワー顕＊鏡下の光学的検査は
、マスク整合の検証、臨界的寸法の測定、及びランダム
欠陥の臨時的識別を行うことを可能とする。光学的検査
は成る程度自動化されているが、それは間接的に電気的
性能を推論するものであるから、決定的な欠陥が気付か
れずに見落とされることが屡々ある。

パラメータテストは、例えばキースリー（Ｋθ１ｔｈｌ
ｅｙ）インストルメンツ社のテスタによって行われ、多
くのプロセス変数の詳細な統計を発生させるが、テスタ
に対して電気的な接続をなす為にポンディングパッドが
必要とされるので、完成されたか又は略完成されたウェ
ハに対して典型的に適用可能であるに過ぎない、従って
、パラメータテストは、半導体ウェハの処理後のテスト
及びウェハが物理的にコンタクトさせることが可能であ
る場合のテストにのみ略専用的に適用可能なものである
。

更に、単一ウェハ上の多数の特徴部は各特徴部の実際上
の検証を基本的に不可能なものとしている。１つのウェ
ハ上の単一の集積回路は５０万個のトランジスタを包含
する場合があり、その各々は、この様な多数のデバイス
の電気的相互接続に関係無しに、多数の特徴部を有して
いる。従って。

半導体ウェハ製造プロセスの品質を確保する為に統計的
なアプローチを取る必要性がある。いずれの従来技術も
この様なアプローチを提供するものではない。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、半導体ウェハの電子
ビームテスト方法及びその為のテストパターンを提供す
ることを目的とする。

本発明の１側面に拠れば、半導体構成体をテストする方
法を提供するものであって、該半導体構成体はウェハ基
板に電気的に接続されている導電性物質からなる第１領
域と該基板から電気的に分離されており導電性物質から
なる第２領域とを有する少なくとも１つのテストパター
ンを持っており、該基板を第１電位源へ接続し、電位の
単一ビームを該テストパターンへ指向させ、該ビームは
該導電性物質の二次放出係数が１を越え且つその際に該
第１及び第２導電性領域の間に電圧コントラストを与え
るのに十分なエネルギを持っており、該第１及び第２導
電性領域の間の電圧コントラストを検知しその際に製造
プロセスの特性を決定する、各ステップを有するテスト
方法が提供される。

本発明の別の側面に拠れば、半導体構成体において最小
距離を検証するテストパターンを提供するものであって
、該パターンは電圧コントラストを測定する装置におい
て使用するものであって。

且つ該半導体構成体上に配設され且つ基板に接続されて
おり導電性物質から構成される第１領域と、該電位源か
ら電気的に分離されており且つ該第１領域から最小距離
離隔して配設されており導電性物質から構成される第２
領域とを持っていることを特徴としている。

以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。電子ビームの影響下における
半導体構成体内の電圧コントラスト現象は公知である。

例えば、Ｍｅｎｚｅｌ及びＫｕｂａｌｅｋ共著の「集積
回路の電子ビームテストの基本（Ｆｕｎｄａｍｅｎｔａ
ｌｓ　ｏｆ　Ｅｌｅｃｔｒｏｎ　Ｂｅａｒｓ　Ｔｅｓｔ
ｉｎｇ　ｏｆ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ
ｓ）Ｊ　、スキャニング、第５巻、３番（１９８３）を
参照すると良い、そこの大略記載される如く、集積回路
構成体上に衝撃する電子ビームは、該集積回路の導電性
及び絶縁性領域から二次電子放出を起こさせる。この二
次放出の範囲は衝突する電子ビームのエネルギに主に依
存する。異なった物質は異なった局所的電位を持ってい
るので、異なった電界が形成され、それは異なった領域
に対して異なった電圧コントラストを形成する。電子顕
微鎧で観察すると、正電圧を持ったデバイス部分は暗く
見え、−力負電圧を持った部分は明るく見える。この現
象は玉揚の文献に詳しく記載されている。

第１図はビーム衝撃エネルギと二次放出係数δとの量関
係を示したグラフである。第１図に示される如く、二次
放出電子の数はビーム衝撃エネルギが増加すると共に増
加する。究極的に、衝撃エネルギが増加するに従って、
ビーム衝撃エネルギＥ□は構成体自身上に衝撃する二次
電子数よりも一層多くの二次放出電子が発生する点に到
達する。

このエネルギにおいて、定義上、二次放出係数は１を越
え、即ち二次放出電子（Ｉｓ）に対する一次電子（Ｉｐ
）の比は１より大きくなる。ビーム衝撃エネルギが継続
して増加すると、二次放出係数は、衝撃エネルギが放出
係数が現象し且つより高いエネルギに対して１未満に留
まる点Ｅ２に到達する迄１を越えたままである。

第１図において示した現象は、集積回路の製造において
使用する殆ど全ての物質に対して典型的なものである０
例えば、アルミニウムや多結晶シリコン（ポリシリコン
）等の導体の場合、約２００ｅＶ乃至７００ｅＶの間の
範囲に渡って二次電子発生率は１を越えるものである。

二酸化シリコン等の絶縁体の場合、二次電子放出係数が
１を越える範囲は約４００ｅｖ乃至９００ｅＶの間に移
行する。本発明の集積回路プロセス変数の遠隔テストの
基礎と成っている電圧コントラストを形成するのはこの
二次電子の発生である。

第２図は１本発明を使用することの可能な装置を概略示
している。二次放出係数が１より大きな範囲内のビーム
衝撃エネルギを持った一次電子ビームＩｐが浮遊導体１
０上に衝撃させられる。該導体は接地した包囲体１２に
よって包囲されている。該−次電子ビームは二次放出Ｉ
ｓを発生させ、それは導体１０を正に帯電させる。平衡
状態において、二次発生電子の一部が接地１２へ逃げ、
−力任エネルギ電子１５の多くは導体１０へ帰還する。

接地へ逃げる電流が二次ビーム電流と等しくなると、二
次放出係数は１と等しくなる。その効果は、二次放出エ
ネルギスペクトルの性質の結果である。（アルミニウム
に対する典型的な二次放出スペクトルは玉揚した文献の
第１図に示されている。）減速電界がより低いエネルギ
の二次電子をそれらが発生した電極（又は近傍の電極）
へ帰還させその際に正味のロスをゼロとさせる間で、小
さな正の電圧が継続した電子の正味のロスによって増加
する。

第３図は部分的に完成したシリコンウェハの断面であっ
て、プロセス中の半導体構成体の状態を検出する為に使
用することの可能な電圧コントラスト現象の態様を示し
ている。第３図の構成体は典型的な半導体構成体であっ
て、二酸化シリコンの層を上に積層させたシリコンウェ
ハを有している。該ウェハ内には１つ又はそれ以上の拡
散領域が形成されており、導電性物質がその上に付着形
成されている。該拡散領域の１つと接触して導体１８が
付着形成して示されており、一方導体２０は二酸化シリ
コン層によって基板から分離されている。

第３図に示した構成体を１例えば、６００ｅＶのエネル
ギを持った電子ビームで走査すると、二酸化シリコン領
域は数＋Ｖ′だけ正に帯電し、一方浮遊導体２０は同様
な量＋Ｖでけ正に帯電する。

導体１８は二酸化シリコン層内の開口を介して基板と接
続されており、従って接地へのリーク経路の為にゼロ電
圧に留まる。このリーク経路は例えば０．２ｎＡ程度の
１ｎＡの一部のみを流すに過ぎないので、基板及び拡散
ドーピングの性質はこの電流の流れに基本的に何等影響
を与えることは無い、従って、導体１８がダイオードの
一方の電極を形成するか、トランジスタの一部を形成す
るか、又は基板内のＰＮ接合に関連するかということと
は無関係に、この電流の流れは発生する。第３図に示し
た構成体を走査型電子顕微鏡でａ察すると、電圧コント
ラスト現象は明らかであり、正の特徴部である導体２０
及び二酸化シリコンは暗く見え且つ接地特徴部である導
体１８は明るく見える。

第４図及び第５図は、集積回路の製造において使用され
る種々のプロセスステップの精度及び／又は機能性を検
証する為に使用することの可能なテストパターンを示し
ている。第４図及び第５図の各々の左側において、導体
層３ｏが絶縁物質層３６内のビア即ち貫通導体３２を介
して拡散領域３４と接触している。第４図及び第５図に
示した左側部分４ｏは、コンタクト形成の一体性のテス
トを行うことを可能としている。電子類＊鏡の下で、特
徴部４０が明るく見える場合、即ち層３０が接地されて
いる場合、貫通導体及び導体３０と拡散部３４との界面
の一体性は検証される。それが暗く見える場合、即ち［
３０が「フローティング」状態にある場合、貫通導体又
はコンタクトのインターフェースでの問題が存在するこ
ととなる。

図示した如きテストパターンは、例えばポンディングパ
ッド間、導体の間の空間、著作権記号の側等、チップ上
の未使用の表面区域内に製造することが可能である。

第４図及び第５図の構成体の部分４３及び４７は、メタ
ル架橋及びステップカバレッジの検証を行うことを可能
とする。第４図及び第５図において左から右へ示した如
く、層３０は下側に存在する構造におけるステップ即ち
段差３５を横断する。

この様な段差を横断することは上側の層に亀裂を発生さ
せることがあることは集積回路製造技術において公知の
ことであり、第４図及び第５図の中間部分４３及び４７
はステップカバレッジの品質を検証する為の電圧コント
ラストを使用することを可能としている。従って、領域
４０と４３との間の層３ｏ内に亀裂が発生すると、メタ
ル層３０の部分４３及び４７は接地へ接続されず、従っ
て正へ帯電され、明るく見える代わりに暗く見える。

同様に、領域４３と４７の間の導体層３０に亀裂が発生
すると、領域４ｏ及び４３は明るく見え且つ領域４７は
暗く見え、その際に亀裂の存在を示す。

テストパターン導電性層３ｏ内に形成される最小寸法間
隙５０は、集積回路の最小特徴部の一体性、例えば最小
線幅、が維持されていることを検証することを可能とす
る。この特徴部が適切に維持される場合、Ｍ２Ｏの領域
４９は基板から電気的に分離され、従って正電位に帯電
されて暗く見える。最小特徴部寸法５０の一体性が維持
されない場合、領域４９は領域４７へ短絡され、接地へ
放電され、その結果明るく見えることとなる。

第４図及び第５図に示したテストパターンは以下の様に
して製造することが可能である。半導体基板３１上に、
所定の物質からなる領域３５を形成する。その所定の物
質は、導電性であるか、絶縁性であるか、又は半導体の
ものとすることが可能である。この様な領域は、基本の
全表面上に渡って暦を付着形成し９次いで該層をホトリ
ソグラフィによってパターン形成して領域３５を画定す
ることが可能である。次いで、基板及び領域３５の上表
面上に、例えば熱酸化又は蒸着によって、絶縁物質層３
６を形成する。絶縁物質層３６内に開口３２を形成し、
且つ熱拡散又はその他の公知技術によって基板内に適宜
Ｐ又はＮ導電型不純物領域３４を形成する。（領域３５
を形成する前に公知の拡散又はイオン注入技術によって
、全体のプロセスの予備的ステップとして領域３４を形
成することも可能である。）絶縁層３６の全上表面上に
、例えばアルミニウムをスパッタさせるかまたは多結晶
シリコン又はその他の公知の物質を蒸着させることによ
って、導電層３０を付着形成させる。次いで、例えばホ
トリソグラフィ等の公知の製造技術を使用して層３０を
パターン形成する。

この様なパターン形成の過程中に、ｐｓ３０内に最小寸
法間隙５ｏを形成する。その他の離隔領域、例えば第４
図及び第５図の右側に示した領域５１、を同時的に形成
して、絶縁層３６内のピンホール欠陥のテストを行うこ
とが可能である。

絶縁層３６上に付着形成したメタル３０の別の領域５１
は、酸化物３６内のピンホール欠陥の存在及び／又は特
性に対してテストを行うことを可能とする。上述した如
く、電極が分離されている場合には、それは暗く見える
。一方、下側に存在する酸化物内のピンホールが電極か
らのリークを発生させる場合には、それは明るく見える
。酸化物又はその他の絶縁体の一体性のより大きなサン
プリングを得る為に、電極をパターン形成の前にテスト
することが可能である。即ち、例えばダイナミックラン
ダムアクセスメモリセルのコンデンサにおける如く、全
基板が基板から分離されたメタルの単一の層で被覆され
ている状態において、テストを行うことが可能である。

第４図及び第５図に示した構成体は単に例示的なものに
過ぎない。半導体製造プロセスのその他の側面の検証を
可能とする為に、同様な多数のその他のパターンが使用
可能であることは集積回路製造技術における当業者等に
とって明らかである。

例えば、コンタクトの清浄性、アンダーカットエツチン
グプロセス、リフトオフマスキング、その他の一体性の
検証を行うために本発明の構成体を使用することも可能
である。

第４図及び第５図に示した技術は、ウェハの表面特徴部
を破壊したり変形したりする可能性の成るプローブ又は
その他の装置をウェハと物理的に接触させること無しに
実施することが可能であり、特に好適である。更に、本
技術は非破壊的であり、比較的低いパワーの電子ビーム
を使用することが可能であり、それは構成体に影響を与
えることはない０例えば、ＭＯＳデバイスに付与される
高パワー電子ビームは薄いゲート酸化膜内に電荷を注入
することがありその際にＭＯＳデバイスのスレッシ二ホ
ールド電圧を変化させることが知られている。６００ｅ
Ｖビームは約３００人浸透するに過ぎない、更に、本発
明の技術は、与えられたウェハ上の全てのダイか同一で
なければならず、従って特別のテスト用のダイを製造す
る余裕が無い場合のステッパ技術と共に使用する場合に
特に有用である０回路特徴部の電気的一体性を検証する
為にポンディングパッドを必要としないので、有用な表
面区域が不必要な消費されることは無い。

これらのポンディングパッドは、ステッパ技術を使用し
て製造されるチップの従来のテストに関連して必要とさ
れる。

下に示す表Ｉは、第４図及び第５図に示したテストパタ
ーンを使用してどのようにしてプロセスの欠陥を診断す
ることが可能であるかを示している。

表１ テスト　　　　　　　　　評価 ０００＋Ｖ＋Ｖ　　合格 ００００＋Ｖ　　メタル架橋問題（４７が４８と短絡） ｏ　　＋ｖ　　＋ｖ　　＋ｖ＋ｖ　　ステップカバレッ
ジ問題（４０と４３との間に亀裂） ００＋Ｖ＋Ｖ＋Ｖ　　ステップカバレッジ問題（４３と
４７との間に亀裂） ＋ｌ／　　＋＋１１　　＋Ｖ　　＋Ｖ　　＋ｖ　　コン
タクト問題（４０が基板に接続されていない） ｏｏｏ＋ｖｏ　　ピンホールの可能性（５１が基板に短
絡） 尚、Ｏは明るいことを示し、＋Ｖは暗いことを示す。

このパターンが正確に形成されると、電子ビームは領域
４０．４３．４７は明るく又領域４９．５１は暗く見え
る様にさせる。このことは上の表の最初の行に示されて
いる。例えば領域５ｏを横断する短絡の如くメタル架橋
問題が発生すると、全ての領域が明るく見える。ステッ
プカバレッジ問題は、亀裂がどこに発生したかに依存し
て、領域４３及び４７、又は単に領域４７を暗く見える
様にさせる。絶縁体３６内のピンホール欠陥は領域５１
を基板へ短絡させることがある６最後に。

不適切に形成されたコンタクトは全ての領域を暗くさせ
る０種々の領域の明度及び暗度は、パターン認識技術を
使用して自動的に検出することが可能である。

本発明の方法及び装置は又、半導体構成体上の導電性物
質の厚さを測定する為に使用することが可能である。こ
のことは、既知の表面区域を特定の明暗度のレベルへ帯
電させるのに要する時間を測定することによって行うこ
とが可能である。低パワー電子ビームを使用することは
、測定の感度を向上させることが可能である。

テストパターンの小ささの為に、単一のテストパターン
は１つの水平寸法において数置小線幅のみウェハの面積
を、且つ直交する方向にお０て数個の最小線幅を消費す
るに過ぎず、この様なノくターンのアレイを単一のチッ
プ上に製造すること力Ｓ可能である。第６ａ図及び第６
ｂ図は、どのようにしてテストパターンのアレイを製造
することが可能であるか、又ウェハの状態を表す基本的
にデジタルの出力を与える為にどのようにして迅速にス
キャンするかを示している。この様なテストパターンの
アレイを設けることにより、欠陥の検出の為により多く
の統計的なサンプルを提供している。この様に、チップ
のそうでなければ未使用であった表面区域に多数のテス
トパターンを設けることによって、非常に低い欠陥率を
検出することが可能である。例えば、単一のウェハ上に
４０個のチップの各々の上に４０個のテストパターンを
設けることによって、１，６００個のテストパターンが
設けられ、その際に１，０００回の内の１回のみ発生す
る欠陥を信頼性を持って検出することが可能である。

第６ａ図にはｎ個のテストパターン５２，５４゜５６、
、、、ｎのアレイを示しである。各テストパターンは、
第４図及び第５図の各々の左側部分に示したものと同様
なパターンを有している。勿論、所望により、第４図及
び第５図の右側部分のピンホールテストを付加させるこ
とが可能である。

第６ａ図に示した態様でテストパターンを整合させるこ
とによって、テストパターンがスキャンされた場合にウ
ェハ上の欠陥密度に関係する基本的にデジタル出力を供
給する。第６ａ図には、１゜２．３．４で示された電子
ビームの４つのスキャンが示されている。説明の為に、
テストパターン５６においてメタル３０と拡散３４との
間にコンタクトが無いと仮定する。この位置はＸで示し
てあり、そこではスキャン１がテストパターン５６を横
断する。更に、テストパターン５４内の領域４７及び４
９間に不所望のメタル架橋が形成されていると仮定する
。この位置もＸで示しである。

第６ｂ図は、電子ビームを与えた場合の第６ａ図のアレ
イを走査することにより得られる出力信号を示している
。第６ｂ図に示した如く、スキャン１における３番目の
ｒビット」は、パターン５６における不良なコンタクト
の為に喪失されている。即ち、ビームがスキャン経路１
を移動すると。

交互の明及び暗の領域が検出され、その場合に明るい領
域はパターン５２及び５４の良好なコンタクトに対応し
、且つ暗い領域はパターン間の絶縁物質に対応している
。次いで、パターン５６内のＸで印を付した領域がスキ
ャンされると、そこは不良コンタクトである為に明るい
領域は検出されず、従って欠陥があることを表示する。

同様に、スキャン４の結果は、各分離された導体に対し
て及びその中間の絶縁性物質に対して暗い領域を検出す
るかぎり、何等変化は無い。ところが、ストリップ５４
がスキャンされると、不所望のメタル架橋が形成されて
いる個所において明るい領域が検出され、その際にも欠
陥が表示される。

第６ａ図に示した如きパターンは比較的大きいので、即
ち数ミクロン平方の程度であるから、走査型電子顕微鏡
において通常使用される様な非常に小さな直径の電子ビ
ームを使用することは必要ではない。従って、１ミクロ
ン以下の合焦させることの困難な６００ｅＶビームを容
易に使用することが可能である。更に、デバイスのアレ
イを使用することは、テストパターンを検出する為にチ
ップの精密な整合を行う必要性を除去するのみならず、
テストパターンの検出及びモニタにおけるパターン認識
装置の使用を簡単化させている。

本発明は、例えばケンブリッジインストルメンツ社のＳ
−２００（ケンブリッジ、英国）、ＪＥＯＬ　　ＪＳＭ
　　３５Ｃ（日本）、又はアムレイ社（ベッドフォード
、マサチューセッツ）又は日立（日本）によって製造さ
れている如き同様の装置の低電圧で操作される標準の走
査型電子顕微鏡を使用して実施することが可能である。

これらの装置の殆どは操作電圧範囲の低限界で操作され
るので、専用装置を使用することが望ましい。専用装置
は、三次電子（容器の壁から放出される電子）や画像か
らのバックスキャタ即ち後方散乱電子を除去することに
よって、電圧コントラスト画像を一層明確にさせる。こ
の様な専用装置の１例は、１９８５年３月１５日に出願
した米国特許出願筒７１２，５９３号、「レンズ内にエ
ネルギフィルタを具備する電子顕微鏡テストプロ−ブ（
Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ　Ｔｅ５ｔ　
Ｐｒｏｂｅ　ｗｉｔｈ　Ｅｎｅｒｇｙ　Ｆｉｌｔｅｒ　
ｉｎ　ｔｈｅ　Ｌｅｎｓ）Ｊ、及び１９８５年８月１６
日に出願した米国特許出願筒７６６．９０５号、「集積
回路テスト用の改良型電子ビームテストプローブ（Ｉｍ
ｐｒｏｖｅｄ　Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ　Ｔｅ５ｔ
　Ｐｒｏｂｅ　ｆｏｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒ
ｃｕｉｔ　Ｔｅｓｔｉｎｇ）Ｊに記載されている。好適
実施例においては、電子ビームは、自動取扱システムを
使用して自動的に位置決めされたウェハ上に下方向へ指
向される。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はビーム衝撃エネルギに対する二次放出係数の関
係を示したグラフ図、第２図は本発明を実施する上で使
用される装置を示した概略図、第３図は電圧コントラス
トを示した半導体構成体の概略断面図、第４図は典型的
なテストパターンを示した半導体構成体の概略断面図、
第５図は第４図に示した構成体の平面図、第６ａ図はテ
ストパターンのアレイの概略平面図、第６ｂ図は第６ａ
図のテストパターンアレイに対する理論上の出力信号を
示した説明図、である。 （符号の説明） １０：浮遊導体 １２：接地色°囲体 １５：低エネルギ電子 １８．２０：導体 ３１：半導体基板 ３２：貫通導体 ３４：拡散領域 ３６：絶縁性物質 ４０：特徴部 ５０：最小特徴寸法（間隙） ＦＩＧ、　　！。 Ｅｌ＜ＥＬ＜Ｅ２ ＦＩＧ、　　２゜ ＦＩＧ、　　３゜ ＦＩＧ、　　４゜ ＦＩＧ、５゜ ＦＩＧ　　６ａ。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板を持っており且つ該基板へ電気的に接続
   された導電性物質の第１領域と該基板から電気的に分離
   された導電性物質の第２領域を持った半導体構成体をテ
   ストする方法において、該基板を第１電位源へ接続し、
   該テストパターン上へ電子の単一ビームを指向させ、該
   ビームは該導電性物質の二次放出係数が１を越えさせ且
   つその際に該第１及び第２領域間の電圧コントラストを
   発生させるのに十分なエネルギを持っており、該第１及
   び第２領域間の電圧コントラストを検知してその際に該
   半導体構成体をテストする、各ステップを有することを
   特徴とする方法。 ２、特許請求の範囲第１項において、該基板の選択した
   部分上に絶縁物質の層を設け、該基板と接触するのみな
   らず該絶縁物質上に導電性物質の層を付着させ、且つ該
   導電物質層の一部を除去しその際に該層を該第１領域と
   第２領域とに分離させることによって、前記基板上に少
   なくとも１つのテストパターンを形成することを特徴と
   する方法。 ３、特許請求の範囲第２項において、該除去するステッ
   プにおいて、該層の一部を除去して、最小寸法を持った
   該第１領域と該第２領域との間に間隔を設けることを特
   徴とする方法。 ４、特許請求の範囲第２項又は第３項において、絶縁物
   質の層を設けるステップの前に、該基板上に所定の物質
   のその他の領域を形成するステップを行うことを特徴と
   する方法。５、特許請求の範囲第１項乃至第４項の内の
   いずれか１項において、該ビームを指向させるステップ
   が該半導体構成体を電子顕微鏡内に配置させることによ
   って行われ、且つ該検知ステップにおいて、該半導体構
   成体を該電子顕微鏡で観察することを特徴とする方法。 ６、特許請求の範囲第１項乃至第５項の内のいずれか１
   項において、該ビームを指向させるステップが、更に、
   該半導体構成体の動作性に影響を与えることが無い程度
   に十分に低いエネルギの電子ビームを指向させることを
   特徴とする方法。 ７、特許請求の範囲第１項乃至第６項の内のいずれか１
   項において、該形成するステップにおいて、複数個のテ
   ストパターンを形成し、且つ該ビームを指向させるステ
   ップが、更に、該複数個のテストパターンの各々を横断
   して該ビームを走査させることを特徴とする方法。 ８、半導体構成体内の最小距離を検証するためのテスト
   パターンにおいて、該パターンは電圧コントラストを測
   定する為の装置において使用されるものであり、該半導
   体構成体上に配設されており且つ電位源へ接続されてい
   る導電性物質からなる第１領域、該電位源から電気的に
   隔離されており且つ該第１領域から最小距離離れて配設
   されている導電性物質からなる第２領域を有することを
   特徴とするテストパターン。 ９、特許請求の範囲第８項において、該第１領域の少な
   くとも一部と該半導体構成体との間に絶縁物質からなる
   層が配設されていることを特徴とするテストパターン。 １０、特許請求の範囲第９項において、該絶縁物質から
   なる層は平坦では無く、その際に該第１領域が横断する
   為の少なくとも１つの段差を提供していることを特徴と
   するテストパターン。 １１、特許請求の範囲第９項又は第１０項において、該
   絶縁物質上であって該絶縁物質のテストを可能とさせる
   為に該第１及び第２領域から離隔して導電物質からなる
   第３領域が配設されていることを特徴とするテストパタ
   ーン。 １２、特許請求の範囲第８項乃至第１１項の内のいずれ
   か１項において、複数個のテストパターンがアレイ状に
   配設されていることを特徴とするテストパターン。