KR19990021375A

KR19990021375A - Esd 손상 위치 검출 방법

Info

Publication number: KR19990021375A
Application number: KR1019970044911A
Authority: KR
Inventors: 김호정
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-08-30
Filing date: 1997-08-30
Publication date: 1999-03-25
Also published as: KR100401534B1

Abstract

본 발명은 반도체 소자의 테스트 방법에 관한 것으로써, 보다 구체적으로는 고전압 정전기에 의해 손상된 정전기 방지용 회로에서 발생하는 누설전류의 위치 추적을 통해 ESD 손상 위치를 검출하는 방법에 관한 것이다.

ESD 방지용 회로를 포함하는 반도체 소자에 ESD 스트레스를 인가받고, 반도체 소자를 봉지하는 패키지 구조물을 제거한 후, ESD 방지용 회로내에서 ESD 손상이 예상되는 부분의 상부에 형성된 금속 배선층을 제거한다. 이때, 금속 배선층이 단선이 되지 않도록 하고, ESD 손상이 예상되는 부분의 상부 금속 배선층이 제거되어지도록 빔 집속 장치(Focused Ion Beam)를 사용하여, 윈도우를 형성한다. 에미션마이크로스코우프를 사용하여 ESD 손상 위치로부터 발생하는 누설 전류에 의한 광자를 상기 윈도우를 통해 검출한다. 광자가 검출되지 않으면 ESD 손상이 예상되는 다른 부위에 대해 윈도우를 형성하고, 에미션 마이크로 스코우프를 사용하여 발생된 광자를 검출하도록 한다. 광자가 검출되면, 손상된 정확한 위치를 검출하기 위하여, 광자가 검출되면, 손상된 정확한 위치를 검출하기 위하여, 광자가 검출된 주위에 대하여 집중적으로 즉, 윈도우가 형성된 영역 하부의 반도체 기판을 노출시킨 상태에서 SEM을 이용하여 반도체 기판의 손상을 검사한다.

Description

ESD 손상 위치 검출 방법

본 발명은 반도체 소자의 테스트 방법에 관한 것으로써, 보다 구체적으로는 고전압 정전기에 의해 손상된 정전기 방지용 회로에서 발생하는 누설전류 발생 위치 추적을 통해 반도체 소자의 ESD 손상 위치를 검출하는 방법에 관한 것이다.

일반적으로 반도체 소자는 수 볼트 내외의 전압으로 동작하도록 설계되어 진다. 그러나 사용도중 반도체 소자의 외부에서 발생한 높은 전압, 예를 들어 사용자의 몸, 반도체 소자를 사용하는 기기 또는 완전하게 접지되지 않은 테스트기로부터 발생되는 정전기로 인한 전압이 반도체 소자의 내부로 인가되어진다. 즉, 외부로부터 인가되어지는 수백에서 수천 볼트의 고전압 정전기로 인해 반도체 소자가 파괴되는 현상이 발생한다.

상기한 정전기로 인한 손상을 방지하기 위하여 반도체 소자 내부에 정전기 방지용 회로를 구비하게 되었다.

또한 정전기로 인한 반도체 소자의 손상을 검출하기 위한 ESD(Electrostatic Discharge 이하 ESD) 손상 검출 방법으로, 에미션 마이크로스코우프(Emission Microscope)에 의해 누설 전류가 발생되는 부분을 검출하는 방법과, 실리콘 기판에 이르도록 반도체 소자의 각 층을 제거하면서 SEM(Scanning Electron Micoscope)으로 소자가 손상된 부분을 검출하는 방법이 제안되었다.

에미션 마이크로스코우프를 사용하는 방법은 ESD 스트레스를 인가하여, ESD 스트레스에 의해 발생한 광자(Phone)를 감지하여 손상이 발생한 위치를 검출하는 것이다. 이는 손상된 발생한 상부에 위치한 금속 배선층의 영향을 받아 광자가 검출되지 않거나, 금속 배선층이 형성되지 않는 부위로 광자가 비껴 나오게 되므로 정확한 손상의 위치를 검출하는데 어려움이 있다. 특히 1μA 이하의 매우 낮은 누설 전류는 소자의 무리적인 손상으로 나타나지 않을 수도 있고, 각 층의 제거 과정에서도 과도 식각으로 인한 반도체 소자의 손상 가능성이 있다. 또한 칩 전체에 대하여 각 층을 제거하므로써 반도체 소자가 많은 부분 손상되며, 검출 시간이 길다는 문제점을 갖는다.

본 발명은, 단선이 되지 않는 범위내에서 ESD 손상이 예상되는 위치 상부에 존재하는 금속 배선층을 제거하여, 에미션 마이크로스코우프 방법으로 손상 위치를 검출한 뒤, 손상이 발견될 경우에만 SEM 방법으로 손상이 발생한 정확한 위치를 검출하므로써, 소자의 손상을 최소화하고 매우 낮은 누설 전류를 일으키는 손상 위치 또한 검출할 수 있는 방법을 제공하는 것을 목적으로 한다.

도1은 패키징된 반도체 소자에 ESD 스트레스를 인가하는 사시도.

도2는 패키지 구조물의 일부 제거한 상태를 나타내는 반도체 소자의 사시도.

도3은 패키지 구조물이 제거된 부위의 반도체 칩 일부의 배치도.

도4는 도3의 A-A'의 단면도.

도5는 도3의 도시된 반도체 칩에 대하여 에미션 마이크로스코우프를 이용하여 손상 위치 검출을 실시한 단면도.

도6는 에미션 마이크로스코우프상에 표시된 손상 위치를 나타낸 상세도.

도7은 SEM에 의한 ESD 손상 위치 검출을 나타낸 단면도.

도면의 주요부분에 대한 부호의 설명

1 : 패키지2 : ESD 스트레스 인가용 핀

3 : 반도체 칩4 : 패시베이션

5 : 제2메탈층6 : 층간 산화막

7 : 제1메탈층8 : 제1산화막

9 : 게이트 전극10 : 제1도전형 확산층

11 : 폴리 콘택12 : 제2도전형 웰

13 : 기판15 : 광자

16 : ESD 손상부

ESD 방지용 회로를 포함하는 반도체 소자에 ESD 스트레스를 인가하고, 반도체 소자를 봉지하는 패키지 구조물을 제거한 후, ESD 방지용 회로내에서 ESD 손상이 예상되는 부분의 상부에 형성된 금속 배선층을 제거한다. 이때, 금속 배선층이 단선이 되지 않도록 하고, ESD 손상이 예상되는 부분의 상부 금속 배선층이 제거되어지도록 빔 집속 장치(Focused Ion Beam 이하 FIB)를 사용하여, 윈도우를 형성한다. 에미션 마이크로스코우프를 사용하여 ESD 손상 위치로부터 발생하는 누설 전류에 의한 광자를 상기 윈도우를 통해 검출한다. 광자가 검출되지 않으면 ESD 손상이 예상되는 다른 부분에 대해 윈도우를 형성하고, 에미션 마이크로 스코우프를 사용하여 발생된 광자를 검출하도록 한다. 광자가 검출되면, 손상된 정확한 위치를 검출하기 위하여, 광자가 검출된 주위에 대하여 집중적으로 즉, 윈도우가 형성된 영역 하부의 반도체 기판을 노출시킨 상태에서 SEM을 이용하여 반도체 기판의 손상을 검사한다.

상기한 방법에 따르면 에미션 마이크로스코우프 방법의 단점, 즉 ESD 손상이 예상되는 영역의 상부에 존재하는 금속 배선층으로 인한 문제를 ESD 스트레스의 인가가 가능하도록 단선이 되지 않는 범위내에서 금속 배선층을 제거하므로써 정확한 손상 위치 검출이 가능하다.

금속 배선이 단선되지 않은 상태이므로 손상 여부의 분석도중에도 다른 전기적 테스트가 가능하며, SEM 검출을 위해 ESD 손상 지역의 각 층을 제거하므로써 반도체 칩 전체에 행하여지던 SEM에서의 문제점, 예를 들면 과도식각에 의한 반도체 칩의 손상 등을 최소화하여 ESD 손상 위치 검출의 정확성을 향상시키게 된다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

먼저 도 1에 도시된 바와 같이 ESD 방지용 회로를 포함하는 반도체 칩을 봉지하는 패키지 구조물(1)로 패키징된 반도체 소자에 ESD 스트레스를 인가한다. 이어 기계적인 드릴링(drilling)과 HNO₃와 NO_X를 혼합한 용액을 이용하여 도2에 도시된 바와 같이 반도체 칩(3)을 덮고 있는 패키지 구조물(1)을 제거한다.

이어 에미션 마이크로스코우프를 사용하여 ESD 손상 위치를 검출한다.

본 발명에 따라 패키지 구조물이 제거된 반도체 칩(3)의 배치도인 도3와, 도 3의 A-A'의 단면도인 도 4를 참조하여 설명하면 다음과 같다.

제1도전형의 확산 영역(10)을 갖는 반도체 기판(13)상에 형성된 게이트 절연막 상부의 게이트 전극(9)과 상기 제1도전형의 확산 영역(10)에 접속된 폴리 콘택(11)의 상부에 형성된 제1산화막(8)과, 제1산화막(8) 상부의 다충 금속 배선층인 제1 및 제2메탈층(5,7) 및 다층의 금속 배선층 간의 절연을 위한 층간 산화막(6)과, 반도체 칩을 보호하는 패시베이션층(4)이 형성된 ESD 방지용 회로를 포함하는 반도체 칩에 도 3에 도시된 것처럼 금속 배선층(5,7)이 단선되지 않는 범위로 윈도우(WIN)을 형성한다.

윈도우(WIN) 형성에 있어서, ESD 스트레스가 집중되어 소자가 파괴되는 취약지역, 예를 들어 게이트 전극(9)과, 전원 전압이 인가되는 경로인 폴리 콘택(11)정션부를 덮고 있는 패시베이션층(4), 제2메탈층(5)과, 층간 산화막(6), 제1메탈층(7)을 차례로 제거한다. 이때 윈도우(WIN)는 10×10㎛ 이내로 창 면적을 최소로 하여 금속 배선이 단선되지 않도록 하고, FIB에 의한 25KV 내지 35KV, 바람직하게는 30KV의 Ga⁺의 이온 빔을 사용하여 형성된다.

윈도우(WIN) 형성 범위내의 패시베이션층(4)과, 금속 배선층의 절연을 위한 충간 산화막(6)은 XeF₂가스와, FIB에 의한 300pA 내지 400pA 바람직하게는 350pA의 Ga⁺이온빔으로 식각된다. 또한 금속 배선층(5,7)은 I₂가스와 FIB에 의한 300pA 내지 400pA 바람직하게는 350pA의 Ga⁺이온빔으로 식각된다.

도5에 도시된 바와 같이 식각된 반도체 칩에 대하여, 에미션 마이크로스코우프를 사용하여 상기 폴리 콘택(11)의 정션부에 바이어스를 인가하면서 누설 전류에 의한 광자(15)가 방출되는지를 관찰한다.

만약 광자(15)가 방출되지 않으면, ESD 손상이 예측되는 다른 부분에 대하여 상기한 과정을 반복하여 수행하거나 에미션 마이크로스코우프의 파워를 증가시켜 재측정하도록 한다.

한편, ESD 손상이 발생한 위치에서는 누설전류가 발생하게 되며, 이 누설전류에 의해 광자(15)가 방출되므로, 도 6에 도시된 바와 같이 에미션 마이크로스코우프 상에 ESD 손상 위치가 확인된다.

이어 도7에 도시된 바와 같이 SEM을 이용하여 ESD 손상 위치를 정확하게 검출하기 위해 제1산화막(8)과, 게이트 전극(9)과, 폴리 콘택(11)을 제거한다. 우선 제1산화막(8)의 식각은 HF용액을 사용하고, 게이트 전극(9)과 폴리 콘택(11)의 식각은 HF와 HNO₃의 용액을 혼합한 용액을 사용하여, 반도체 기판이 노출될 때까지 식각한다. 이어 SEM으로 ESD 손상 부위(16)를 검출하도록 한다.

상기한 방법에 의하면 에미션 마이크로스코우프로 불량을 검출한 상태에서 SEM을 이용한 불량을 검출하므로써 정확하고, 매우 낮은 누설전류의 발생 위치를 검출하는 성공률을 높이고, 전체 반도체 칩에 대한 손상을 최소화할 수 있다.

상기한 방법에 의한 ESD 손상 위치 검출 방법에 의하면 FIB를 이용하여 손상이 예상되는 부분의 일부 금속층을 제거하므로써 정확한 불량 검출 분석이 가능하다. 또한 금속 배선이 단선되지 않도록 하므로써 금속 배선의 동작이 가능하여 ESD 손상 위치를 검출하는 과정에서 다른 전기적 테스트를 동시에 실시할 수 있다.

게다가 에미션 마이크로스코우프를 통하여 손상이 발견된 부분에 대하여만 SEM을 이용하므로써, 종래의 칩전체에 행하여지던 반도체 칩 상부를 이루는 각 층을 제거하는데 발생하던 과도식각에 의한 2차 손상이 최소화된다.

따라서 정확한 ESD 손상 위치의 검출이 가능하며, 1μA이하의 누설전류의 검출이 가능해지게 된다.

Claims

제1도전형의 확산 영역을 갖는 반도체 기판상에 형성된 게이트 절연막 상부의 게이트 전극과 상기 제1도전형의 확산 영역에 접속된 폴리 콘택의 상부에 형성된 제1산화막과, 제1산화막 상부의 다층 금속 배선층 및 다층의 금속 배선층 간의 절연을 위한 층간 절연막과, 반도체 칩을 보호하는 패시베이션층이 형성된 ESD 방지 회로와, 반도체 칩을 봉지하는 패키지 구조물을 가지는 반도체 소자의 정전기(ESD) 손상 위치를 검출하는 방법에 있어서,

상기 패키지 구조물을 가지는 반도체 소자에 ESD 스트레스를 인가하는 단계와;

반도체 소자의 패키지 구조물의 일부를 제거하는 단계;

이온빔 접속장치를 사용하여, ESD 스트레스가 집중되어 손상이 예상되는 부분이 노출되도록 반도체 칩을 식각하여 윈도우를 형성하는 단계와;

에미션 마이크로스코우프를 이용하여, 누설 전류로 인한 광자의 발생 위치를 검출하는 단계와;

광자가 검출된 경우, SEM을 이용하여 광자가 발생한 영역에 대하여 집중적으로 반도체 기판에서의 손상 부분을 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제1항에 있어서, 윈도우 형성하는 단계는 에미션 마이크로스코우프에서 정전기 방지용 회로를 포함한 반도체 소자로 전원 전압을 인가할 수 있도록 하기 위해, 다충의 금속 배선층이 단선되지 않도록 윈도우를 형성하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제2항에 있어서, 윈도우를 형성하는 단계는,

ESD 스트레스의 인가로 인한 손상이 예상되는 부분을 노출시키기 위하여 패시베이션층을 제거하는 단계와;

상기 다층의 금속 배선층이 단선되지 않는 범위내에서의 상기 다층의 금속배선층과, 다층의 금속 배선층 사이의 절연은 위한 층간 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제3항에 있어서, 상기 패시베이션층과 상기 층간 산화막은 XeF2 가스와 Ga+의 빕을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제3항에 있어서, 상기 다층 금속 배선층은 12 가스와 Ga+의 빔을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제4항 또는 제5항에 있어서, 상기 Ga+의 빔은 300 내지 400 pA의 범위인 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제1항에 있어서, 반도체 기판에서의 손상 부위를 검출하는 단계는,

반도체 기판의 표면을 노출시키는 단계와;

SEM을 이용하여 반도체 기판의 손상 부분을 검출하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제7항에 있어서, 반도체 기판 표면을 노출시키는 단계에서 반도체 기판 상부의 제1산화막은 HF용액을 사용하여 제거되어지는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제7항에 있어서, 반도체 기판 표면을 노출시키는 단계에서 상기 게이트 전극과 상기 폴리 콘택은 HF와 HNO₃를 혼합한 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.
제1항에 있어서, 상기 패키지 구조물은 기계적인 드릴링과, HNO₃와 NO_X를 혼합한 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 ESD 손상 위치 검출 방법.