CN113437047B - 半导体器件的测试结构及其制作方法以及存储器 - Google Patents

半导体器件的测试结构及其制作方法以及存储器 Download PDF

Info

Publication number
CN113437047B
CN113437047B CN202110686531.0A CN202110686531A CN113437047B CN 113437047 B CN113437047 B CN 113437047B CN 202110686531 A CN202110686531 A CN 202110686531A CN 113437047 B CN113437047 B CN 113437047B
Authority
CN
China
Prior art keywords
semiconductor
conductive
semiconductor substrate
electrically connected
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110686531.0A
Other languages
English (en)
Other versions
CN113437047A (zh
Inventor
张泽华
杨盛玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110686531.0A priority Critical patent/CN113437047B/zh
Publication of CN113437047A publication Critical patent/CN113437047A/zh
Application granted granted Critical
Publication of CN113437047B publication Critical patent/CN113437047B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开实施例公开了一种半导体器件的测试结构及其制作方法以及存储器。所述测试结构包括：第一半导体结构，包括：控制电路；第二半导体结构，位于所述第一半导体结构之上，包括：位于衬底和所述第一半导体结构之间的导电结构；其中，所述导电结构与所述衬底电连接；焊盘，位于所述第二半导体结构之上，通过所述导电结构与所述衬底电连接，且与所述控制电路电连接。

Description

半导体器件的测试结构及其制作方法以及存储器
技术领域
本公开实施例涉及半导体器件领域，尤其涉及一种半导体器件的测试结构及其制作方法以及存储器。
背景技术
半导体器件的制作工艺评估与监控需要各种测试结构作为载体。测试结构连接至焊盘(PAD)，测试时将探针扎入焊盘，从而可以通过焊盘对测试结构进行检测电信号的输入与输出。在制作焊盘的过程中，等离子体产生的游离电荷会聚集在焊盘处。当焊盘聚集的游离电荷达到一定数量或浓度时，会将电势施加在测试结构上并产生等离子体诱生损伤(Plasma Induced Damage，PID)，导致测试结构退化甚至失效，从而无法作为载体。
因此，如何减少对于测试结构的损坏，以保证通过测试结构进行测试分析的可靠性，成为亟待解决的技术问题。
发明内容
有鉴于此，本公开实施例提供一种半导体器件的测试结构及其制作方法以及存储器。
根据本公开实施例的第一方面，提供一种半导体器件的测试结构，包括：
第一半导体结构，包括：控制电路；
第二半导体结构，位于所述第一半导体结构之上，包括：位于衬底和所述第一半导体结构之间的导电结构；其中，所述导电结构与所述衬底电连接；
焊盘，位于所述第二半导体结构之上，通过所述导电结构与所述衬底电连接，且与所述控制电路电连接。
在一些实施例中，所述衬底包括：相对设置的第一表面和第二表面；其中，所述第一表面相对靠近所述第一半导体结构；
所述导电结构包括：第一子导电结构，包括：
第一接触，位于覆盖所述第一表面的第一介质层中，且与所述衬底电绝缘；
第二接触，沿平行于所述衬底方向与所述第一接触并列设置在所述第一介质层中，且与所述衬底电连接；
第一导电层，沿平行于所述衬底所在的平面设置在所述第一介质层中，所述第一导电层的一端与所述第一接触电连接，所述第一导电层的另一端与所述第二接触电连接；
所述第二半导体结构还包括：
第一导电柱，贯穿所述衬底，用于电连接所述第一接触与所述焊盘；其中，所述第一导电柱与所述衬底电绝缘；
第一互连结构，位于所述第一导电层与所述第一半导体结构之间，用于电连接所述第一导电层与所述控制电路。
在一些实施例中，所述第二半导体结构，还包括：二极管，位于所述衬底内，用于电连接所述衬底和所述第二接触。
在一些实施例中，所述第一半导体结构还包括：
第二互连结构，位于所述第一互连结构与所述控制电路之间，用于电连接所述第一互连结构与所述控制电路。
在一些实施例中，所述导电结构，还包括：
第二子导电结构，位于所述衬底内，所述第二子导电结构的一端与所述衬底电连接，所述第二子导电结构的另一端与所述焊盘电连接；
其中，沿垂直于所述衬底所在平面的方向，所述第二子导电结构的厚度小于所述衬底的厚度。
根据本公开实施例的第二方面，提供一种半导体器件的测试结构的制作方法，所述方法包括：
形成第一半导体结构；其中，所述第一半导体结构包括控制电路；
在所述第一半导体结构之上形成第二半导体结构；其中，所述第二半导体结构包括位于衬底和所述第一半导体结构之间的导电结构，所述导电结构与所述衬底电连接；
在所述第二半导体结构之上形成焊盘；其中，所述焊盘通过所述导电结构与所述衬底电连接，且与所述控制电路电连接。
在一些实施例中，所述导电结构包括：第一子导电结构，包括第一接触、第二接触和第一导电层；所述第二半导体结构还包括：第一导电柱和第一互连结构；
所述在所述第一半导体结构之上形成第二半导体结构，包括：
提供所述衬底；其中，所述衬底包括相对设置的第一表面和第二表面；
形成覆盖所述第一表面的第一介质层；
沿平行于所述衬底方向，在所述第一介质层中形成并列设置的第一接触和第二接触；其中，所述第一接触与所述衬底电绝缘，所述第二接触与所述衬底电连接；
沿平行于所述衬底所在的平面，在所述第一介质层中形成第一导电层；其中，所述第一导电层的一端与所述第一接触电连接，所述第一导电层的另一端与所述第二接触电连接；
在所述第一导电层上形成所述第一互连结构；其中，所述第一互连结构电连接所述第一导电层；
对准并键合所述第一半导体结构和所述第二半导体结构，以使得所述第一互连结构与所述控制电路电连接；
形成贯穿所述衬底的所述第一导电柱；其中，所述第一导电柱电连接所述第一接触与所述焊盘，所述第一导电柱与所述衬底电绝缘。
在一些实施例中，所述第二半导体结构，还包括：二极管；
所述在所述第一半导体结构之上形成第二半导体结构，还包括：
在所述衬底内形成所述二极管；其中，所述二极管用于电连接所述衬底和所述第二接触。
在一些实施例中，所述第一半导体结构还包括第二互连结构；
所述形成第一半导体结构，包括：
在所述控制电路之上形成所述第二互连结构；
所述对准并键合所述第一半导体结构和所述第二半导体结构，包括：
对准并键合所述第一互连结构和所述第二互连结构；其中，所述第二互连结构电连接所述第一互连结构与所述控制电路。
在一些实施例中，所述导电结构还包括：第二子导电结构；
所述在所述第一半导体结构之上形成第二半导体结构，还包括：
在所述衬底内形成第二子导电结构；其中，所述第二子导电结构的一端与所述衬底电连接，所述第二子导电结构的另一端与所述焊盘电连接；沿垂直于所述衬底所在平面的方向，所述第二子导电结构的厚度小于所述衬底的厚度。
根据本公开实施例的第三方面，提供一种存储器，包括上述任一实施例所述的测试结构以及与所述测试结构并列设置的存储结构；所述存储结构包括：
交替堆叠设置的绝缘层和导电层以及垂直贯穿所述绝缘层和所述导电层的存储串。
本公开实施例中，通过设置与衬底电连接的导电结构，焊盘可通过该导电结构与衬底电连接，在利用等离子体相关工艺制作焊盘的过程中，利用该导电结构可将焊盘收集的游离电荷传导至衬底，有利于减小焊盘施加至控制电路的电势，进而减小测试结构的等离子体诱生损伤，以对测试结构进行保护。
此外，由于衬底的两侧暴露在焊盘制备装置的腔室中，导至衬底的游离电荷(例如，正电荷)可与腔室中的等离子体电离产生的电荷(例如，负电荷)中和，从而平衡电势。
附图说明
图1a和图1b是根据一示例性实施例示出的一种半导体器件的测试结构的结构示意图；
图2a至图2c是根据一示例性实施例示出的一种半导体器件的测试结构相关测试的过程示意图；
图3是根据本公开实施例示出的一种半导体器件的测试结构的结构示意图；
图4是根据本公开实施例示出的另一种半导体器件的测试结构的结构示意图；
图5是根据本公开实施例示出的又一种半导体器件的测试结构的结构示意图；
图6是根据本公开实施例示出的又一种半导体器件的测试结构的结构示意图；
图7是根据本公开实施例示出的一种半导体器件的测试结构的制作方法的流程图；
图8a至图8d是根据本公开实施例示出的一种半导体器件的测试结构的制作方法的结构示意图；
图9是根据本公开实施例示出的一种掩膜版的结构示意图；
图10是根据本公开实施例示出的另一种掩膜版的结构示意图；
图11是根据本公开实施例示出的一种存储器的示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
本公开所提供的系统或方法实施例中所揭露的特征，在不冲突的情况下可以任意组合。
在半导体器件的制作过程中，薄膜沉积和刻蚀工艺等诸多工艺中都会用到等离子体。理论上产生的等离子体总体应该是呈电中性，但是实际进入待沉积或待刻蚀结构部分的正电荷或负电荷并不是等量的，使得等离子体中的电荷分布不均匀，产生游离电荷，暴露在等离子体腔室中的导电材料会收集游离电荷。
当导电材料与衬底中控制电路(例如，场效应晶体管，又称作MOS器件)电连接时，导电材料中聚集的游离电荷会传导至控制电路的栅极，并对控制电路中的栅极氧化层施加电压。当导电材料收集的游离电荷增加到一定数量或浓度时，施加在栅极氧化层上的电压会增大致使栅极氧化层受到影响，导致控制电路被损伤，这种现象称作等离子体诱生损伤(Plasma Induced Damage，PID)。
相关技术中，通过在晶圆的切割道上设置测试结构，利用检测设备检测该测试结构的电性参数，可评估与监控相关等离子体工艺是否存在等离子体诱生损伤。
图1a和图1b是根据一示例性实施例示出的一种半导体器件的测试结构1000的结构示意图。图1a为测试结构1000的立体结构示意图，图1b为测试结构1000的在xoz平面的剖面示意图。参照图1b所示，测试结构1000包括：
第一半导体结构1100，包括：控制电路1120和二极管1150，位于第一衬底1110中；第一互连结构1140，位于覆盖第一衬底1110的第一介质层1130中；其中，第一互连结构1140分别与控制电路1120和二极管1150电连接；
第二半导体结构1200，位于第一半导体结构1100之上，包括：第二互连结构1240，位于覆盖第二衬底1210的第一表面1210a的第二介质层1230中，且与第一互连结构1140电连接；
焊盘1320，位于覆盖第二半导体结构1200的第二表面1210b的第三介质层1310中，通过第一导电柱1220与第二互连结构1240电连接；其中，第一导电柱1220贯穿第二衬底1210，且与第二衬底1210电绝缘。
相关技术中，在形成第一半导体结构1100和第二半导体结构1200后，对准并键合第一互连结构1140和第二互连结构1240，以使得第一互连结构1140和第二互连结构1240电连接。
在第二衬底1210的第二表面1210b形成贯穿第二衬底1210的通孔，形成覆盖通孔侧壁的绝缘材料，并向侧壁覆盖有绝缘材料的通孔填充导电材料，以形成第一导电柱1220。
需要指出的是，由于半导体器件中导电线和导电柱的特征尺寸较小，为了使得探针的着陆良好，需要形成与第一导电柱1220电连接的焊盘1320，以将测试结构引出。在半导体器件制作完成后，通过将探针扎入焊盘1320，即可量测MOS器件的各项电性参数，从而判断该器件是否受到等离子体诱生损伤的影响，以此评估相关等离子体工艺是否健康。
可以理解的是，当MOS器件的电性参数小于或等于预设值时，则认为相关等离子体工艺健康，当MOS器件的电性参数大于预设值时，则认为相关等离子体工艺不健康。
需要指出的是，制备过程会导致等离子体诱生损伤的结构包括：第一互连结构1140、第一导电柱1220和焊盘1320。
然而，在形成焊盘的过程中，由于焊盘的面积较大(参照图1a所示)，能够收集更多的游离电荷，将电势施加至MOS器件。一方面，焊盘的制备过程中引入的等离子体诱生损伤会模糊前层等离子体工艺(例如，第一互连结构和第一导电柱的制作工艺)对栅介质层的影响。另一方面，焊盘的制备过程中引入的等离子体诱生损伤还会导致测试结构退化甚至失效，从而无法作为载体。
相关技术中，通过在承载有控制电路的衬底(即第一衬底)中设置保护二极管，制作焊盘时，二极管呈导通状态，焊盘收集的电荷优先通过二极管被导走，实现对测试结构的保护。然而，二极管的单向导通特性使得测试结构只能施加单向检测电信号，限制了测试结构的测试分析能力，具体地，以下将结合图2a至图2c对测试结构的相关测试进行说明。
图2a至图2c是根据一示例性实施例示出的一种半导体器件的测试结构1000相关测试的过程示意图。图2a为测试结构1000斜坡电压测试的过程示意图，下面将以第一衬底的多数载流子为空穴(即第一衬底为P型衬底)为例进行说明，通过在第一衬底表面进行N型掺杂，可分别形成NMOS管1120和二极管1150。
示例性地，参照图2a所示，在焊盘1320上施加反型斜坡电压+Vg，二极管1150处于反偏状态(二极管1150未导通)，在图2a所示的情况下，可通过焊盘1320检测NMOS管的电性参数，并根据该电性参数评估相关等离子体工艺(例如，第一互连结构和第一导电柱的制作工艺)是否健康。
然而，当在焊盘1320上施加累积电压-Vg(如图2b所示)时，二极管1150处于正偏状态(二极管1150导通)，在图2b所示的情况下，二极管主导漏电，影响NMOS管的测试结果，导致无法准确评估相关等离子体工艺是否健康。换言之，为了获得准确的测试结果，测试结构只能施加单向检测电信号，获得的检测信息单一，限制了测试结构的测试分析能力。
此外，当控制电路包括高压晶体管(HVMOS)，即MOS管的击穿电压较高时，需要在焊盘1320上施加较大的反型斜坡电压+Vg’(如图2c所示)，通常大于29V，例如，30V至40V，此时，虽然二极管1150处于反偏状态，但在高电压下，二极管反向击穿，形成漏电路径，影响高压晶体管的测试结果。
需要强调的是，第一衬底的多数载流子还可以是电子(即第一衬底为N型衬底)，通过在第一衬底表面进行P型掺杂，可分别形成PMOS管和二极管。可以理解的是，此时，测试结构仅能施加累计电压-Vg，以使得二极管反偏，进行相关测试。
有鉴于此，本公开实施例提供一种半导体器件的测试结构。
图3是根据本公开实施例示出的一种半导体器件的测试结构2000的结构示意图。参照图3所示，测试结构2000，包括：
第一半导体结构2100，包括：控制电路2120；
第二半导体结构2200，位于第一半导体结构2100之上，包括：位于衬底2210和第一半导体结构2100之间的导电结构；其中，导电结构与衬底2210电连接；
焊盘2320，位于第二半导体结构2200之上，通过导电结构与衬底2210电连接，且与控制电路2120电连接。
衬底2210的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
控制电路2120包括：场效应晶体管(MOS管)，例如，PMOS管或NMOS管。具体地，场效应晶体管包括：源极(source)、漏极(drain)以及栅极(gate)。测试时，可通过焊盘将检测电信号分别施加至源极、漏极和栅极。
在一些实施例中，参照图3所示，控制电路2120可位于基底2110中，这里，基底2110用于承载控制电路2120。需要指出的是，在后续的制作工艺中，可通过研磨去除控制电路2120底部平面以下的部分基底2110，以减小半导体器件的厚度，即沿z方向的尺寸。
基底2110的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。基底2110和衬底2210的组成材料可以相同，也可以不同。
焊盘2320和导电结构的组成材料包括：导电材料，例如，铜，铝，或钨等。焊盘和导电结构的组成材料可以相同，也可以不同。
本公开实施例中，通过设置与衬底电连接的导电结构，焊盘可通过该导电结构与衬底电连接，在利用等离子体相关工艺制作焊盘的过程中，利用该导电结构可将焊盘收集的游离电荷导至衬底，有利于减小焊盘施加至控制电路的电势，进而减小测试结构的等离子体诱生损伤，以对测试结构进行保护。
此外，由于衬底的两侧暴露在焊盘制备装置的腔室中，导至衬底的游离电荷(例如，正电荷)可与等离子体电离产生的电荷(例如，负电荷)中和，从而平衡电势。
进一步地，在利用该测试结构检测控制电路中场效应晶体管的电性参数时，既可施加反型斜坡电压进行测试，还可施加累计电压进行测试，有利于拓宽测试结构的测试分析能力，获得更多关于场效应晶体管的测试信息。
在一些实施例中，参照图3所示，衬底2210包括：相对设置的第一表面2210a和第二表面2210b；其中，第一表面2210a相对靠近第一半导体结构2100；
导电结构包括：第一子导电结构2250，包括：
第一接触2251，位于覆盖第一表面2210a的第一介质层2230中，且与衬底2210电绝缘；
第二接触2252，沿平行于衬底2210方向与第一接触2251并列设置在第一介质层2230中，且与衬底2210电连接；
第一导电层2253，沿平行于衬底2210所在的平面设置在第一介质层2230中，第一导电层2253的一端与第一接触2251电连接，第一导电层2253的另一端与第二接触2252电连接；
第二半导体结构2200还包括：
第一导电柱2220，贯穿衬底2210，用于电连接第一接触2251与焊盘2320；其中，第一导电柱2220与衬底2210电绝缘；
第一互连结构2240，位于第一导电层2253与第一半导体结构2100之间，用于电连接第一导电层2253与控制电路2120。
第一接触2251、第二接触2252，第一导电层2253，第一导电柱2220以及第一互连结构2240的组成材料包括：导电材料，例如，铜，铝，或钨等。第一接触、第二接触，第一导电层，第一导电柱以及第一互连结构中的任意两者的组成材料可以相同，也可以不同。
示例性地，参照图3所示，第一接触2251和第二接触2252沿平行于x轴方向并列设置，且位于第一导电层2253与衬底2210之间，第一接触2251的顶部与第一导电柱2220的底部电连接，第一接触2251的底部与第一导电层2253的一端电连接。第二接触2252的顶部与衬底2210的第一表面2210a电连接，第二接触2252的底部与第一导电层2253的另一端电连接。
在一些实施例中，第二半导体结构2200还包括：第一绝缘层，位于第一导电柱与衬底之间，以将第一导电柱与衬底电绝缘；第二绝缘层，位于焊盘与衬底之间，以将焊盘与衬底电绝缘。
虽然图中未示出，但是可以理解的是，在一些实施例中，衬底与焊盘之间，还可包括绝缘层以及位于绝缘层中的其它导电柱，用于电连接第一导电柱和焊盘。
第一介质层2230、第一绝缘层和第二绝缘层的组成材料包括：绝缘材料，例如，氧化硅、氮化硅或氮氧化硅等。第一介质层2230、第一绝缘层和第二绝缘层中的任意两者的组成材料可以相同，也可以不同。
相较于在介质层中设置并列的互连结构(参照图1b)以实现焊盘与二极管的电连接，本公开实施例中通过设置第一子导电结构，在制作焊盘的过程中，焊盘收集的游离电荷可通过第一导电柱、第一接触、第一导电层以及第二接触导至衬底。
可以理解的是，通过对第二半导体结构中的第一导电层进行设计，焊盘可通过第一导电层与衬底实现电连接，无需在第一衬底中引入二极管，可避免测试时二极管的正偏导通漏电，有利于提高测试结果的准确性，同时有利于减少基底中二极管的占用面积。
此外，在控制电路包括高压晶体管(HVMOS)，即栅介质层相对较厚时，由于基底中未设置二极管，即使施加的检测电压较大，也能够降低测试结构中形成漏电路径的几率，有利于获得较为准确的测试结果。
需要强调的是，本公开实施例中第一导电层2253沿第一方向的长度，与相关技术中第一导电层1241(参照图1b)沿第一方向的长度可以相同，也可以不同。
在一些实施例中，参照图4所示，导电结构包括：第一子导电结构2250'，包括：
第一导电层2253'，位于衬底2210与第一半导体结构2100之间；
第二导电层2254，位于第一导电层2253'与第一半导体结构2100之间；其中，第二导电层2254沿第一方向的长度大于第一导电层2253'沿第一方向的长度；
第一接触2251，位于衬底2210与第一导电层2253'之间，用于电连接焊盘2320和第一导电层2253'；
第二接触2252'，位于衬底2210与第二导电层2254之间，用于电连接衬底2210和第二导电层2254，且与第一导电层2253'电绝缘。
可以理解的是，在本公开实施例中，还可对第二半导体结构中的第二导电层进行设计，焊盘可通过第二导电层与衬底实现电连接。
在一些实施例中，参照图5所示，第二半导体结构2200，还包括：二极管2260，位于衬底2210内，用于电连接衬底2210和第二接触2252。
在一些实施例中，第二半导体结构，包括：
多个第二接触，位于第一介质层中，且沿平行于衬底方向并列设置；
多个二极管，位于衬底内；其中，每个二极管分别与每个第二接触电连接。
需要指出的是，在制作形成焊盘的过程中，焊盘表面聚集的游离电荷可通过第一子导电结构导至衬底。由于衬底的组成材料通常包括半导体材料，电荷在衬底中的传输速率相对较慢。
本公开实施例中，通过在衬底内设置二极管，在制作焊盘的过程中，可增大游离电荷在衬底中的传输速率，进一步的减小焊盘对控制电路的等离子体诱生损伤程度。
在一些实施例中，参照图5所示，第一半导体结构2100还包括：
第二互连结构2140，位于第一互连结构2240与控制电路2120之间，用于电连接第一互连结构2240与控制电路2120。
第二互连结构2140的组成材料包括：导电材料，例如，铜，铝，或钨等。
需要强调的是，在本公开实施例中，第一接触2251和第一导电层2253，用于电连接第一导电柱2220和第一互连结构2240。
本公开实施例中，通过在第一互连结构与控制电路之间设置第二互连结构，可实现焊盘与控制电路的电连接，在量测控制电路中MOS器件的各项性能参数时，可通过焊盘、第一导电柱、第一接触、第一导电层、第一互连结构和第二互连结构，将检测电信号施加至MOS器件的源极、漏极以及栅极等。
在一些实施例中，参照图6所示，导电结构，还包括：
第二子导电结构2221，位于衬底2210内，第二子导电结构2221的一端与衬底2210电连接，第二子导电结构2221的另一端与焊盘2320电连接；
其中，沿垂直于衬底2210所在平面的方向，第二子导电结构2221的厚度小于衬底2210的厚度。
在一些实施例中，第二子导电结构，位于第一导电柱沿第一方向相对设置的两侧，和/或，位于第一导电柱沿第二方向相对设置的两侧；其中，第二子导电结构与第一导电柱电绝缘，第一方向与第二方向垂直，第一方向和第二方向平行于衬底所在的平面。
在一些实施例中，第二子导电结构，环绕第一导电柱设置，且与第一导电柱电绝缘。需要强调的是，第二子导电结构与第一导电柱可同时形成，也可先后形成。
本公开实施例中，通过在衬底内设置第二子导电结构，由于沿z方向第二子导电结构的厚度小于第一导电柱的厚度，第二子导电结构的底部可与衬底实现电连接，在制作焊盘的过程中，游离电荷可通过第二子导电结构导至衬底。
在一些实施例中，第二半导体结构中可同时包括第一子导电结构和第二子导电结构。在制作焊盘的过程中，游离电荷可分别通过第一子导电结构和第二子导电结构导至衬底。
图7是根据本公开实施例示出的一种半导体器件的测试结构的制作方法的流程图。参照图7所示，所述方法包括以下步骤：
S110：形成第一半导体结构；其中，第一半导体结构包括控制电路；
S120：在第一半导体结构之上形成第二半导体结构；其中，第二半导体结构包括位于衬底和第一半导体结构之间的导电结构，导电结构与衬底电连接；
S130：在第二半导体结构之上形成焊盘；其中，焊盘通过导电结构与衬底电连接，且与控制电路电连接。
图8a至图8d是根据本公开实施例示出的一种半导体器件的测试结构的制作方法的结构示意图。下面将结合图7、图8a至图8d对本公开再做进一步详细的说明。
首先，执行步骤S110：形成第一半导体结构；其中，第一半导体结构包括控制电路。
在一些实施例中，上述步骤S110具体包括：
提供基底；
在基底中形成控制电路；
在控制电路之上形成第二互连结构。
示例性地，参照图8a所示，提供基底2110，通过离子注入或离子掺杂等工艺在基底2110中形成控制电路2120。
示例性地，利用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)以及原子层沉积(ALD)等薄膜沉积工艺。形成覆盖基底2110和控制电路2120的第二介质层2130，并在第二介质层中形成第二互连结构2140，第二互连结构2140与控制电路2120电连接。
基底2110的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
控制电路2120包括：场效应晶体管(MOS管)，例如，PMOS管或NMOS管。具体地，场效应晶体管包括：源极(source)、漏极(drain)以及栅极(gate)。第二互连结构2140可分别与源极、漏极以及栅极电连接。
示例性地，通过离子注入或离子掺杂等工艺在基底中形成源区(对应于源极)和漏区(对应于漏极)，在源区与漏区之间的基底上形成栅介质层，并在该栅介质层上形成栅极，可在基底中形成场效应晶体管。
第二互连结构2140的组成材料包括：导电材料，例如，铜，铝，或钨等。
第二介质层2130的组成材料包括：绝缘材料，例如，氧化硅、氮化硅或氮氧化硅等。
接下来，执行步骤S120：在第一半导体结构之上形成第二半导体结构；其中，第二半导体结构包括位于衬底和第一半导体结构之间的导电结构，导电结构与衬底电连接。
在一些实施例中，导电结构包括：第一子导电结构，包括第一接触、第二接触和第一导电层；第二半导体结构还包括：第一导电柱和第一互连结构；
上述步骤S120具体包括：
提供衬底；其中，衬底包括相对设置的第一表面和第二表面；
形成覆盖第一表面的第一介质层；
沿平行于衬底方向，在第一介质层中形成并列设置的第一接触和第二接触；其中，第一接触与衬底电绝缘，第二接触与衬底电连接；
沿平行于衬底所在的平面，在第一介质层中形成第一导电层；其中，第一导电层的一端与第一接触电连接，第一导电层的另一端与第二接触电连接；
在第一导电层上形成第一互连结构；其中，第一互连结构电连接第一导电层；
对准并键合第一半导体结构和第二半导体结构，以使得第一互连结构与控制电路电连接；
形成贯穿衬底的第一导电柱；其中，第一导电柱电连接第一接触与焊盘，第一导电柱与衬底电绝缘。
示例性地，参照图8b所示，提供衬底2210，衬底2210包括相对设置的第一表面2210a和第二表面2210b。利用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)以及原子层沉积(ALD)等薄膜沉积工艺，形成覆盖第一表面2210a的第一子介质层2230a。
在一些实施例中，第二半导体结构，还包括：二极管；
上述步骤S120还包括：在衬底内形成二极管；其中，二极管用于电连接衬底和第二接触。
示例性地，可通过离子注入或离子掺杂等工艺在衬底中形成二极管，二极管位于第二接触的预设形成位置处，即二极管与第二接触在xoy平面的投影至少部分重叠。在后续工艺中，第二接触可在该预设位置形成，以实现与二极管的电连接。
衬底2210的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
第一子介质层2230a的组成材料包括：绝缘材料，例如，氧化硅、氮化硅或氮氧化硅等。
示例性地，参照图8b所示，利用刻蚀工艺(例如，等离子体刻蚀)和薄膜沉积工艺(等离子体增强化学气相沉积)，沿平行于x轴方向，在第一子介质层2230a中形成并列设置的第一接触2251和第二接触2252，第一接触2251和第二接触2252与衬底2210电连接。沿平行于xoy平面，在第一子介质层2230a中形成第一导电层2253，第一导电层2253的一端与第一接触2251电连接，第一导电层2253的另一端与第二接触2252电连接。
示例性地，参照图8b所示，利用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)以及原子层沉积(ALD)等薄膜沉积工艺，形成覆盖第一子介质层2230a的第二子介质层2230b。在第二子介质层2230b中形成第一互连结构2240，第一互连结构2240电连接第一导电层2253。
第二子介质层2230b的组成材料可与第一子介质层2230a的组成材料相同。可以理解的是，第一介质层2230包括第一子介质层2230a和第二子介质层2230b。
第一接触2251、第二接触2252，第一导电层2253以及第一互连结构2240的组成材料包括：导电材料，例如，铜，铝，或钨等。第一接触、第二接触，第一导电层以及第一互连结构中的任意两者的组成材料可以相同，也可以不同。
示例性地，参照图8c所示，对准并键合第一半导体结构2100和第二半导体结构2200，以使得第一互连结构2240与控制电路2120电连接。
在一些实施例中，上述对准并键合第一半导体结构和第二半导体结构，包括：对准并键合第一互连结构和第二互连结构；其中，第二互连结构电连接第一互连结构与控制电路。
示例性地，结合图8b和图8c，倒置第二半导体结构2200，以使得第一表面2210a相对靠近基底2110，对准并键合第一互连结构2240和第二互连结构2140，第二互连结构2140的上端电连接第一互连结构2240，第二互连结构2140的下端电连接控制电路2120。
在一些实施例中，参照图8c所示，第一互连结构2240包括：第一接触插塞2241；第二互连结构2140包括：第二接触插塞2141；上述对准并键合第一互连结构2240和第二互连结构2140，包括：对准并键合第一接触插塞2241和第二接触插塞2141，以使得第一互连结构2240和第二互连结构2140电连接。
在第一半导体结构2100和第二半导体结构2200键合后，参照图8c所示，在衬底2210的第二表面2210b形成贯穿衬底2210的第一通孔(未示出)，第一通孔的底部显露第一接触2251，形成覆盖第一通孔侧壁的第一绝缘层，向侧壁形成有第一绝缘层的第一通孔中填充导电材料，以形成第一导电柱2220，第一导电柱2220的底部与第一接触2251电连接，此时，第一导电柱2220和第一接触2251与衬底2210电绝缘。
在一些实施例中，第一导电柱的特征尺寸大于第一接触的特征尺寸。这里特征尺寸可包括第一导电柱和第一接触的直径，还可包括第一导电柱和第一接触的半径。
在一些实施例中，导电结构还包括：第二子导电结构；上述步骤S120，还包括：
在衬底内形成第二子导电结构；其中，第二子导电结构的一端与衬底电连接，第二子导电结构的另一端与焊盘电连接；沿垂直于衬底所在平面的方向，第二子导电结构的厚度小于衬底的厚度。
示例性地，在形成上述贯穿衬底的第一通孔时，可在衬底的第二表面形成第二通孔，第二通孔的底部暴露衬底位于第一表面与第二表面中间的部分，在形成覆盖第一通孔侧壁的第一绝缘层时，可在第二通孔的侧壁也形成第三绝缘层，在向侧壁形成有第一绝缘层的第一通孔中填充导电材料，也可在侧壁形成有第三绝缘层的第二通孔中填充导电材料，以形成第二子导电结构，第二子导电结构的底部与衬底电连接。
可以理解的是，在本公开实施例中，第二子导电结构与第一导电柱可利用同一个掩膜版执行相同的工序形成，有利于节约制造成本。在其它实施例中，第二子导电结构与第一导电柱还可分别形成，在此不作限制。
最后，执行步骤S130：在第二半导体结构之上形成焊盘；其中，焊盘通过导电结构与衬底电连接，且与控制电路电连接。
示例性地，参照图8d所示，形成覆盖衬底2210的第二表面2210b和第一导电柱2220的第三介质层2310。在第三介质层2310中形成焊盘2320，焊盘2320与第一导电柱2220的顶部电连接。焊盘2320通过第一导电柱2220和第一子导电结构2250与衬底2210电连接，焊盘2320通过第一导电柱2220、第一子导电结构2250、第一互连结构2240以及第二互连结构2140与控制电路2120电连接。
图9是根据本公开实施例示出的一种掩膜版3000的结构示意图，用于制作本公开实施例示出的半导体器件的测试结构2000。结合图6和图9所示，掩膜版3000，包括：
第一掩膜图案3100，用于形成第一导电柱2220；
第二掩膜图案3200，环绕第一掩膜图案3100设置，用于形成第二子导电结构2221。
可以理解的是，利用本公开实施中的掩膜版，可在衬底中形成环绕第一导电柱设置的连续的第二子导电结构。此外，还可利用该掩膜版同时形成第一导电柱和第二子导电结构，有利于节约测试结构中导电结构的制造成本。
图10是根据本公开实施例示出的另一种掩膜版4000的结构示意图，用于制作本公开实施例示出的半导体器件的测试结构2000。结合图6和图10所示，掩膜版4000，包括，包括：
第一掩膜图案4100，用于形成第一导电柱2220；
第二掩膜图案4200，位于第一掩膜图案沿第二方向相对设置的两侧，用于形成第二子导电结构2221。
可以理解的是，第二掩膜图案，还可位于第一掩膜图案沿第一方向(例如，x方向)相对设置的两侧，第二方向(例如，y方向)与第一方向垂直，第二方向和第一方向平行于衬底所在的平面(例如，xoy平面)。
利用本公开实施例中的掩膜版，可在衬底中，同时形成第一导电柱和第二子导电结构，不仅能够实现焊盘与衬底电连接，还有利于节约测试结构中导电结构的制造成本。
图11是根据本公开实施例示出的一种存储器5000的示意图。参照图11所示，存储器5000，包括上述任一实施例中的测试结构2000以及与测试结构2000并列设置的存储结构5100；存储结构5100包括：
交替堆叠设置的绝缘层和导电层以及垂直贯穿所述绝缘层和所述导电层的存储串。
示例性地，参照图11所示，存储结构5100与测试结构2000沿x方向并列设置。存储器5000可包括3D NAND存储器。存储结构5100可以是3D NAND存储器中的栅叠层结构，包括沿z方向交替堆叠设置的绝缘层和栅极层以及垂直贯穿绝缘层和栅极层的存储串。
需要指出的是，在半导体器件制作的过程中，通过在晶圆的功能区形成存储结构以及在晶圆的切割区形成测试结构，通过检测该测试结构的电性参数，可评估存储结构的相关性能。在测试结构的电性参数满足预设条件时，晶圆进入切割和封装工序，以形成存储器(例如，3D NAND存储器)。
可以理解的是，切割后或封装后的存储器中可包括存储结构和测试结构。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种半导体器件的测试结构，其特征在于，包括：
第一半导体结构，包括：控制电路；
第二半导体结构，位于所述第一半导体结构之上，包括：半导体衬底以及位于所述半导体衬底和所述第一半导体结构之间的导电结构；其中，所述导电结构与所述半导体衬底电连接；
焊盘，位于所述第二半导体结构之上，通过所述导电结构与所述半导体衬底电连接，且与所述控制电路电连接；
绝缘层，位于所述焊盘与所述半导体衬底之间。
2.根据权利要求1所述的测试结构，其特征在于，
所述半导体衬底包括：相对设置的第一表面和第二表面；其中，所述第一表面相对靠近所述第一半导体结构；
所述导电结构包括：第一子导电结构，包括：
第一接触，位于覆盖所述第一表面的第一介质层中，且与所述半导体衬底电绝缘；
第二接触，沿平行于所述半导体衬底方向与所述第一接触并列设置在所述第一介质层中，且与所述半导体衬底电连接；
第一导电层，沿平行于所述半导体衬底所在的平面设置在所述第一介质层中，所述第一导电层的一端与所述第一接触电连接，所述第一导电层的另一端与所述第二接触电连接；
所述第二半导体结构还包括：
第一导电柱，贯穿所述半导体衬底，用于电连接所述第一接触与所述焊盘；其中，所述第一导电柱与所述半导体衬底电绝缘；
第一互连结构，位于所述第一导电层与所述第一半导体结构之间，用于电连接所述第一导电层与所述控制电路。
3.根据权利要求2所述的测试结构，其特征在于，所述第二半导体结构，还包括：
二极管，位于所述半导体衬底内，用于电连接所述半导体衬底和所述第二接触。
4.根据权利要求2所述的测试结构，其特征在于，所述第一半导体结构还包括：
第二互连结构，位于所述第一互连结构与所述控制电路之间，用于电连接所述第一互连结构与所述控制电路。
5.一种半导体器件的测试结构，其特征在于，包括：
第一半导体结构，包括：控制电路；
第二半导体结构，位于所述第一半导体结构之上，包括：
半导体衬底；
第一导电柱，贯穿所述半导体衬底；其中，所述第一导电柱与所述半导体衬底电绝缘；
第二子导电结构，位于所述半导体衬底内；其中，所述第二子导电结构与所述半导体衬底电连接；沿垂直于所述半导体衬底所在平面的方向，所述第二子导电结构的厚度小于所述半导体衬底的厚度；
焊盘，位于所述第二半导体结构之上，通过所述第一导电柱与所述控制电路电连接，并通过所述第二子导电结构与所述半导体衬底电连接；
绝缘层，位于所述焊盘与所述半导体衬底之间。
6.根据权利要求5所述的测试结构，其特征在于，所述半导体衬底包括：相对设置的第一表面和第二表面；其中，所述第一表面相对靠近所述第一半导体结构；所述第二半导体结构还包括：
第一子导电结构，位于所述半导体衬底和所述第一半导体结构之间，且与所述半导体衬底电连接，包括：
第一接触，位于覆盖所述第一表面的第一介质层中，通过所述第一导电柱与所述焊盘电连接；
第二接触，沿平行于所述半导体衬底方向与所述第一接触并列设置在所述第一介质层中，且与所述半导体衬底电连接；
第一导电层，沿平行于所述半导体衬底所在的平面设置在所述第一介质层中，所述第一导电层的一端与所述第一接触电连接，所述第一导电层的另一端与所述第二接触电连接；
第一互连结构，位于所述第一导电层与所述第一半导体结构之间，用于电连接所述第一导电层与所述控制电路；
所述焊盘，还通过所述第一子导电结构与所述半导体衬底电连接。
7.一种半导体器件的测试结构的制作方法，其特征在于，所述方法包括：
形成第一半导体结构；其中，所述第一半导体结构包括控制电路；
在所述第一半导体结构之上形成第二半导体结构；其中，所述第二半导体结构包括半导体衬底以及位于所述半导体衬底和所述第一半导体结构之间的导电结构，所述导电结构与所述半导体衬底电连接；
在所述第二半导体结构之上形成绝缘层；
在所述绝缘层之上形成焊盘；其中，所述焊盘通过所述导电结构与所述半导体衬底电连接，且与所述控制电路电连接。
8.根据权利要求7所述的方法，其特征在于，所述导电结构包括：第一子导电结构，包括第一接触、第二接触和第一导电层；所述第二半导体结构还包括：第一导电柱和第一互连结构；
所述在所述第一半导体结构之上形成第二半导体结构，包括：
提供所述半导体衬底；其中，所述半导体衬底包括相对设置的第一表面和第二表面；
形成覆盖所述第一表面的第一介质层；
沿平行于所述半导体衬底方向，在所述第一介质层中形成并列设置的所述第一接触和所述第二接触；其中，所述第一接触与所述半导体 衬底电绝缘，所述第二接触与所述半导体衬底电连接；
沿平行于所述衬底所在的平面，在所述第一介质层中形成所述第一导电层；其中，所述第一导电层的一端与所述第一接触电连接，所述第一导电层的另一端与所述第二接触电连接；
在所述第一导电层上形成所述第一互连结构；其中，所述第一互连结构电连接所述第一导电层；
对准并键合所述第一半导体结构和所述第二半导体结构，以使得所述第一互连结构与所述控制电路电连接；
形成贯穿所述半导体衬底的所述第一导电柱；其中，所述第一导电柱电连接所述第一接触与所述焊盘，所述第一导电柱与所述半导体衬底电绝缘。
9.根据权利要求8所述的方法，其特征在于，所述第二半导体结构，还包括：二极管；
所述在所述第一半导体结构之上形成第二半导体结构，还包括：
在所述半导体衬底内形成所述二极管；其中，所述二极管用于电连接所述半导体衬底和所述第二接触。
10.根据权利要求8所述的方法，其特征在于，所述第一半导体结构还包括第二互连结构；
所述形成第一半导体结构，包括：
在所述控制电路之上形成所述第二互连结构；
所述对准并键合所述第一半导体结构和所述第二半导体结构，包括：
对准并键合所述第一互连结构和所述第二互连结构；其中，所述第二互连结构电连接所述第一互连结构与所述控制电路。
11.一种半导体器件的测试结构的制作方法，其特征在于，包括：
形成第一半导体结构；其中，所述第一半导体结构包括控制电路；
在所述第一半导体结构之上形成第二半导体结构；其中，所述第二半导体结构包括半导体衬底、贯穿所述半导体衬底的第一导电柱和位于所述半导体衬底内的第二子导电结构；所述第一导电柱与所述半导体衬底电绝缘；所述第二子导电结构与所述半导体衬底电连接；沿垂直于所述半导体衬底所在平面的方向，所述第二子导电结构的厚度小于所述半导体衬底的厚度；
在所述第二半导体结构之上形成绝缘层；
在所述绝缘层之上形成焊盘；其中，所述焊盘通过所述第一导电柱与所述控制电路电连接，并通过所述第二子导电结构与所述半导体衬底电连接。
12.一种存储器，其特征在于，包括如权利要求1至6任一项所述的测试结构以及与所述测试结构并列设置的存储结构；所述存储结构包括：
交替堆叠设置的绝缘层和导电层以及垂直贯穿所述绝缘层和所述导电层的存储串。
CN202110686531.0A 2021-06-21 2021-06-21 半导体器件的测试结构及其制作方法以及存储器 Active CN113437047B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110686531.0A CN113437047B (zh) 2021-06-21 2021-06-21 半导体器件的测试结构及其制作方法以及存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110686531.0A CN113437047B (zh) 2021-06-21 2021-06-21 半导体器件的测试结构及其制作方法以及存储器

Publications (2)

Publication Number Publication Date
CN113437047A CN113437047A (zh) 2021-09-24
CN113437047B true CN113437047B (zh) 2022-07-12

Family

ID=77756848

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110686531.0A Active CN113437047B (zh) 2021-06-21 2021-06-21 半导体器件的测试结构及其制作方法以及存储器

Country Status (1)

Country Link
CN (1) CN113437047B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142429B (zh) * 2010-01-28 2013-02-27 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构及其制作方法
CN102790032B (zh) * 2011-05-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 一种互连结构及其形成方法
CN105355577B (zh) * 2014-08-21 2019-01-08 中芯国际集成电路制造(上海)有限公司 等离子体损伤测试结构及其制作方法
CN204155929U (zh) * 2014-10-29 2015-02-11 中芯国际集成电路制造(北京)有限公司 等离子体引入损伤的测试结构
KR102423813B1 (ko) * 2015-11-27 2022-07-22 삼성전자주식회사 반도체 소자
CN206422042U (zh) * 2016-11-03 2017-08-18 中芯国际集成电路制造(北京)有限公司 释放焊垫等离子体的pid测试结构

Also Published As

Publication number Publication date
CN113437047A (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
CN101197348B (zh) 多用途多晶硅边缘测试结构
CN107452715B (zh) 用于测试晶体管结构的栅极绝缘的半导体器件和方法
US9589914B2 (en) Semiconductor chip
JP2002217258A (ja) 半導体装置およびその測定方法、ならびに半導体装置の製造方法
US5596207A (en) Apparatus and method for detecting defects in insulative layers of MOS active devices
US8241928B2 (en) Test structure and method for detecting charge effects during semiconductor processing
US20190057973A1 (en) Semiconductor device
CN107346752B (zh) 半导体测试结构及其形成方法以及测试方法
KR101330084B1 (ko) 반도체 장치의 테스트 구조물, 그 형성 방법, 반도체 장치및 이의 제조 방법
CN110335861B (zh) 一种半导体器件及其制作方法
CN113437047B (zh) 半导体器件的测试结构及其制作方法以及存储器
CN109300878B (zh) 界面缺陷表征结构的形成方法
CN109192676B (zh) 界面缺陷的表征方法
CN101770964B (zh) 形成钝化层窗口工艺中引入电荷的测试方法
CN102042997B (zh) 判断等离子体损伤来源的电路结构及方法
CN104425605B (zh) 检测结构及其形成方法、检测方法
US20030006412A1 (en) Semiconductor device, semiconductor test structure and method for fabricating a semiconductor device
CN108922857B (zh) 界面缺陷表征结构及界面缺陷检测装置
Stucchi et al. Anomalous ${C} $–${V} $ Inversion in TSVs: The Problem and Its Cure
JP2001308329A (ja) 半導体装置及びその製造方法、ならびにその特性評価方法
US20070275312A1 (en) Semiconductor device
CN113314507B (zh) 半导体器件的测试结构及漏电分析方法
JP2585556B2 (ja) 半導体集積回路装置
WO2020255617A1 (ja) 半導体装置およびその製造方法
US6991946B1 (en) Method and system for providing backside voltage contrast for silicon on insulator devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant