JP2001308329A - 半導体装置及びその製造方法、ならびにその特性評価方法 - Google Patents
半導体装置及びその製造方法、ならびにその特性評価方法Info
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Abstract
(57)【要約】
【課題】 超低オン抵抗のパワーＭＩＳＦＥＴを有する
半導体装置において、前記パワーＭＩＳＦＥＴのオン抵
抗をウエハ状態（チップ状態）で正確に測定する。 【解決手段】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳトランジスタを有する半導体装置
において、同一半導体基板上に、Ｎ個の前記ＭＩＳトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、前
記第１ＭＩＳＦＥＴを構成するトランジスタセルと同じ
大きさで、かつ前記第１ＭＩＳＦＥＴを構成するトラン
ジスタセルの数Ｎよりも十分に少ないＭ個のトランジス
タセルにより構成される第２ＭＩＳＦＥＴとを有し、前
記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲー
ト端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続さ
れる第２ゲート端子は、電気的に分離されており、か
つ、導電性材料を介して電気的に接続可能な距離に形成
されている半導体装置である。
半導体装置において、前記パワーＭＩＳＦＥＴのオン抵
抗をウエハ状態（チップ状態）で正確に測定する。 【解決手段】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳトランジスタを有する半導体装置
において、同一半導体基板上に、Ｎ個の前記ＭＩＳトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、前
記第１ＭＩＳＦＥＴを構成するトランジスタセルと同じ
大きさで、かつ前記第１ＭＩＳＦＥＴを構成するトラン
ジスタセルの数Ｎよりも十分に少ないＭ個のトランジス
タセルにより構成される第２ＭＩＳＦＥＴとを有し、前
記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲー
ト端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続さ
れる第２ゲート端子は、電気的に分離されており、か
つ、導電性材料を介して電気的に接続可能な距離に形成
されている半導体装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ（Metal Oxide Semiconductor Field Effect Transis
tor）を含むパワーＭＩＳＦＥＴ（Metal Insulator Sem
iconductor FET）を有する半導体装置及びその製造方法
ならびにその特性評価方法に関し、特に、前記パワーＭ
ＩＳＦＥＴのオン抵抗が低い半導体装置に適用して有効
な技術に関するものである。
Ｔ（Metal Oxide Semiconductor Field Effect Transis
tor）を含むパワーＭＩＳＦＥＴ（Metal Insulator Sem
iconductor FET）を有する半導体装置及びその製造方法
ならびにその特性評価方法に関し、特に、前記パワーＭ
ＩＳＦＥＴのオン抵抗が低い半導体装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】従来、パワーＭＩＳＦＥＴは、破壊耐
圧、熱的安定性及び利得が大きく、電力増幅の構成も簡
単であることから、スイッチング電源用パワーデバイ
ス、電動機制御用パワーデバイス、車両用パワーデバイ
ス等に広く使用されている。また、前記パワーデバイス
の高性能化のため、前記パワーＭＩＳＦＥＴの微細化が
進んでいる。
圧、熱的安定性及び利得が大きく、電力増幅の構成も簡
単であることから、スイッチング電源用パワーデバイ
ス、電動機制御用パワーデバイス、車両用パワーデバイ
ス等に広く使用されている。また、前記パワーデバイス
の高性能化のため、前記パワーＭＩＳＦＥＴの微細化が
進んでいる。
【０００３】前記パワーデバイスに用いられるパワーＭ
ＩＳＦＥＴは、静電破壊強度を確保するために、前記パ
ワーＭＩＳＦＥＴが形成された半導体チップ内に保護ダ
イオードを設け、前記保護ダイオードを前記パワーＭＩ
ＳＦＥＴのゲート、ソース間に電気的に接続する場合が
多い。
ＩＳＦＥＴは、静電破壊強度を確保するために、前記パ
ワーＭＩＳＦＥＴが形成された半導体チップ内に保護ダ
イオードを設け、前記保護ダイオードを前記パワーＭＩ
ＳＦＥＴのゲート、ソース間に電気的に接続する場合が
多い。
【０００４】また、前記パワーＭＩＳＦＥＴが形成され
た半導体チップ内に、前記保護ダイオードの他に、温度
検出回路等のような保護回路を設け、その保護回路も前
記パワーＭＩＳＦＥＴのゲート、ソース間に接続したも
のもある。
た半導体チップ内に、前記保護ダイオードの他に、温度
検出回路等のような保護回路を設け、その保護回路も前
記パワーＭＩＳＦＥＴのゲート、ソース間に接続したも
のもある。
【０００５】前記パワーＭＩＳＦＥＴのパッケージの構
造には、一般的に３端子構造のパッケージが採用されて
おり、前記半導体チップの第１主面上にゲート電極及び
ソース電極が形成され、前記第1主面と対向する第2主面
にドレイン電極が形成される。
造には、一般的に３端子構造のパッケージが採用されて
おり、前記半導体チップの第１主面上にゲート電極及び
ソース電極が形成され、前記第1主面と対向する第2主面
にドレイン電極が形成される。
【０００６】同一半導体チップ内に前記パワーＭＩＳＦ
ＥＴ及び他の保護回路を設けている半導体装置では、前
記パワーＭＩＳＦＥＴの前段に前記保護回路等が接続さ
れているために、前記パワーＭＩＳＦＥＴの信頼性評価
において、高い電圧を印加することができない。そのた
め、効率よくかつ効果的な信頼性評価が難しく、これま
でに種々の信頼性評価方法に関する技術が提案されてい
る。
ＥＴ及び他の保護回路を設けている半導体装置では、前
記パワーＭＩＳＦＥＴの前段に前記保護回路等が接続さ
れているために、前記パワーＭＩＳＦＥＴの信頼性評価
において、高い電圧を印加することができない。そのた
め、効率よくかつ効果的な信頼性評価が難しく、これま
でに種々の信頼性評価方法に関する技術が提案されてい
る。
【０００７】特開平１１−１７７０８７号公報には、前
記パワーＭＩＳＦＥＴに接続される保護回路を電気的に
分離した状態でスクリーニングを行い、スクリーニング
後に前記パワーＭＩＳＦＥＴと保護回路を電気的に接続
する技術が開示されている。
記パワーＭＩＳＦＥＴに接続される保護回路を電気的に
分離した状態でスクリーニングを行い、スクリーニング
後に前記パワーＭＩＳＦＥＴと保護回路を電気的に接続
する技術が開示されている。
【０００８】前記特開平１１−１７７０８７号公報で
は、前記半導体チップ形成時に、前記パワーＭＩＳＦＥ
Ｔのゲート電極と前記保護回路の電源端子を電気的に分
離させた状態で近接させ、前記パワーＭＩＳＦＥＴのソ
ース電極と前記保護回路の電源端子を電気的に分離させ
た状態で近接させている。
は、前記半導体チップ形成時に、前記パワーＭＩＳＦＥ
Ｔのゲート電極と前記保護回路の電源端子を電気的に分
離させた状態で近接させ、前記パワーＭＩＳＦＥＴのソ
ース電極と前記保護回路の電源端子を電気的に分離させ
た状態で近接させている。
【０００９】このとき、前記パワーＭＩＳＦＥＴと前記
保護回路は電気的に分離されているため、スクリーニン
グの際に、前記パワーＭＩＳＦＥＴのみの電気的特性を
測定でき、信頼性の評価をすることが出来る。
保護回路は電気的に分離されているため、スクリーニン
グの際に、前記パワーＭＩＳＦＥＴのみの電気的特性を
測定でき、信頼性の評価をすることが出来る。
【００１０】例えば、前記ＭＩＳＦＥＴのゲート、ソー
ス間に保護ダイオードを接続する場合には、前記パワー
ＭＩＳＦＥＴのみのオン抵抗を測定するために、図１４
乃至図１６に示すように、ゲート端子を前記ＭＩＳＦＥ
Ｔ２に接続される第１ゲート端子４ａと、前記保護ダイ
オード２８の第２ゲート端子４ｂを電気的に分離させて
おく方法が考えられる。
ス間に保護ダイオードを接続する場合には、前記パワー
ＭＩＳＦＥＴのみのオン抵抗を測定するために、図１４
乃至図１６に示すように、ゲート端子を前記ＭＩＳＦＥ
Ｔ２に接続される第１ゲート端子４ａと、前記保護ダイ
オード２８の第２ゲート端子４ｂを電気的に分離させて
おく方法が考えられる。
【００１１】また、前記パワーＭＩＳＦＥＴは微細化及
び高性能化が進み、オン抵抗が数ｍΩ程度の超低オン抵
抗のものが開発されている。
び高性能化が進み、オン抵抗が数ｍΩ程度の超低オン抵
抗のものが開発されている。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来の技術では、前記パワーＭＩＳＦＥＴのオン抵抗が数
ｍΩになった場合、ウエハ状態（チップ状態）で前記パ
ワーＭＩＳＦＥＴのオン抵抗を正確に測定できないとい
う問題があった。
来の技術では、前記パワーＭＩＳＦＥＴのオン抵抗が数
ｍΩになった場合、ウエハ状態（チップ状態）で前記パ
ワーＭＩＳＦＥＴのオン抵抗を正確に測定できないとい
う問題があった。
【００１３】前記パワーＭＩＳＦＥＴのオン抵抗を、ウ
エハ状態で測定する場合、前記ウエハのドレイン電極側
を測定用ステージに向かい合わせて載せ、各素子形成領
域のゲート電極及びソース電極に測定用の端子を当てて
行う。このとき、測定用ステージとドレイン電極（ウエ
ハ）の間、測定用端子とゲート電極及びソース電極の間
に生じる接触抵抗は数ｍΩである。
エハ状態で測定する場合、前記ウエハのドレイン電極側
を測定用ステージに向かい合わせて載せ、各素子形成領
域のゲート電極及びソース電極に測定用の端子を当てて
行う。このとき、測定用ステージとドレイン電極（ウエ
ハ）の間、測定用端子とゲート電極及びソース電極の間
に生じる接触抵抗は数ｍΩである。
【００１４】従来のオン抵抗が数十ｍΩのパワーＭＩＳ
ＦＥＴでは、前記接触抵抗がオン抵抗に比べて無視でき
る程度の大きさなので、ウエハ状態でもある程度正確な
オン抵抗の測定ができるが、オン抵抗が数ｍΩの超低オ
ン抵抗のパワーＭＩＳＦＥＴでは、前記接触抵抗とオン
抵抗の大きさが同程度になり、測定時に区別ができず、
正確なオン抵抗を測定できない。
ＦＥＴでは、前記接触抵抗がオン抵抗に比べて無視でき
る程度の大きさなので、ウエハ状態でもある程度正確な
オン抵抗の測定ができるが、オン抵抗が数ｍΩの超低オ
ン抵抗のパワーＭＩＳＦＥＴでは、前記接触抵抗とオン
抵抗の大きさが同程度になり、測定時に区別ができず、
正確なオン抵抗を測定できない。
【００１５】また、前記超低オン抵抗のパワーＭＩＳＦ
ＥＴを使用するパワーデバイスが、多種多様になってお
り、半導体チップの状態で出荷されたパワーＭＩＳＦＥ
Ｔをそれぞれのパワーデバイスの特性及び使用目的に合
わせて選択して使用する場合が出てくる。その場合、半
導体チップの状態でのオン抵抗の保証がなされていない
ため、前記パワーＭＩＳＦＥＴの信頼性が低いという問
題があった。
ＥＴを使用するパワーデバイスが、多種多様になってお
り、半導体チップの状態で出荷されたパワーＭＩＳＦＥ
Ｔをそれぞれのパワーデバイスの特性及び使用目的に合
わせて選択して使用する場合が出てくる。その場合、半
導体チップの状態でのオン抵抗の保証がなされていない
ため、前記パワーＭＩＳＦＥＴの信頼性が低いという問
題があった。
【００１６】また、ウエハ状態（チップ状態）でオン抵
抗の測定ができないため、前記ウエハを個辺化して、パ
ッケージングした後にオン抵抗を測定しおり、オン抵抗
に不良がある半導体チップが混ざった状態で出荷、パッ
ケージングされてしまう。そのため、前記パワーＭＩＳ
ＦＥＴの信頼性が低くなるとともに、完成されたパッケ
ージの歩留まりが低下し、製造コストが高くなるという
問題があった。
抗の測定ができないため、前記ウエハを個辺化して、パ
ッケージングした後にオン抵抗を測定しおり、オン抵抗
に不良がある半導体チップが混ざった状態で出荷、パッ
ケージングされてしまう。そのため、前記パワーＭＩＳ
ＦＥＴの信頼性が低くなるとともに、完成されたパッケ
ージの歩留まりが低下し、製造コストが高くなるという
問題があった。
【００１７】本発明の目的は、超低オン抵抗のパワーＭ
ＩＳＦＥＴを有する半導体装置において、前記パワーＭ
ＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正
確に測定することが可能な技術を提供することにある。
ＩＳＦＥＴを有する半導体装置において、前記パワーＭ
ＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正
確に測定することが可能な技術を提供することにある。
【００１８】本発明の他の目的は、超低オン抵抗のパワ
ーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うこと
が可能な技術を提供することにある。
ーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うこと
が可能な技術を提供することにある。
【００１９】本発明の他の目的は、超低オン抵抗のパワ
ーＭＩＳＦＥＴの信頼性を向上させることが可能な技術
を提供することにある。
ーＭＩＳＦＥＴの信頼性を向上させることが可能な技術
を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面によって明ら
かになるであろう。
な特徴は、本明細書の記述および添付図面によって明ら
かになるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明の概要を簡単に説明すれば、以下のとおりである。 （１）半導体基板内に第１導電型のソース領域及びドレ
イン領域と第２導電型のチャネル領域が形成され、前記
チャネル領域表面に絶縁膜を介してゲート電極が形成さ
れたＭＩＳトランジスタセルが多数個並列に接続された
パワーＭＩＳトランジスタを有する半導体装置におい
て、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジス
タセルにより構成される第１ＭＩＳＦＥＴと、前記第１
ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさ
で、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタ
セルの数Ｎよりも十分に少ないＭ個のトランジスタセル
により構成される第２ＭＩＳＦＥＴとを有し、前記第１
ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子
と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第
２ゲート端子は、電気的に分離されており、かつ、導電
性材料を介して電気的に接続可能な距離に形成されてい
る半導体装置である。
発明の概要を簡単に説明すれば、以下のとおりである。 （１）半導体基板内に第１導電型のソース領域及びドレ
イン領域と第２導電型のチャネル領域が形成され、前記
チャネル領域表面に絶縁膜を介してゲート電極が形成さ
れたＭＩＳトランジスタセルが多数個並列に接続された
パワーＭＩＳトランジスタを有する半導体装置におい
て、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジス
タセルにより構成される第１ＭＩＳＦＥＴと、前記第１
ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさ
で、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタ
セルの数Ｎよりも十分に少ないＭ個のトランジスタセル
により構成される第２ＭＩＳＦＥＴとを有し、前記第１
ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子
と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第
２ゲート端子は、電気的に分離されており、かつ、導電
性材料を介して電気的に接続可能な距離に形成されてい
る半導体装置である。
【００２２】（２）半導体基板内に第１導電型のソース
領域及びドレイン領域と第2導電型のチャネル領域が形
成され、前記チャネル領域表面に絶縁膜を介してゲート
電極が形成されたトレンチゲート構造のＭＩＳトランジ
スタセルが多数個並列に接続されたパワーＭＩＳトラン
ジスタと、前記パワーＭＩＳトランジスタのゲート電極
とソース電極間を接続する保護回路を有する半導体装置
であって、同一半導体基板上に、Ｎ個の前記ＭＩＳトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、前
記第１ＭＩＳＦＥＴを構成するＭＩＳトランジスタセル
の数Ｎよりも小さいＭ個のトランジスタセルにより構成
される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲ
ート電極とソース電極間を接続する第１保護回路と、前
記第２ＭＩＳＦＥＴのゲート電極とソース電極間を接続
する第２保護回路を有し、前記第１ＭＩＳＦＥＴのゲー
ト電極及び前記第２ＭＩＳＦＥＴのゲート電極、ならび
に前記第２保護回路のゲート電極側に接続される端子
は、同一の第１ゲート端子に接続され、前記第１保護回
路のゲート電極側に接続される端子は第２ゲート端子に
接続され、前記第１ゲート端子と第２ゲート端子は電気
的に分離されており、前記第２ＭＩＳＦＥＴのソース電
極に接続される第１ソース端子と、前記第２保護回路の
ソース電極側に接続される第２ソース端子は、電気的に
分離されており、前記第１ゲート端子と第２ゲート端
子、及び第１ソース端子と第２ソース端子は、導電性材
料を介して電気的に接続可能な距離に形成されている半
導体装置である。
領域及びドレイン領域と第2導電型のチャネル領域が形
成され、前記チャネル領域表面に絶縁膜を介してゲート
電極が形成されたトレンチゲート構造のＭＩＳトランジ
スタセルが多数個並列に接続されたパワーＭＩＳトラン
ジスタと、前記パワーＭＩＳトランジスタのゲート電極
とソース電極間を接続する保護回路を有する半導体装置
であって、同一半導体基板上に、Ｎ個の前記ＭＩＳトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、前
記第１ＭＩＳＦＥＴを構成するＭＩＳトランジスタセル
の数Ｎよりも小さいＭ個のトランジスタセルにより構成
される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲ
ート電極とソース電極間を接続する第１保護回路と、前
記第２ＭＩＳＦＥＴのゲート電極とソース電極間を接続
する第２保護回路を有し、前記第１ＭＩＳＦＥＴのゲー
ト電極及び前記第２ＭＩＳＦＥＴのゲート電極、ならび
に前記第２保護回路のゲート電極側に接続される端子
は、同一の第１ゲート端子に接続され、前記第１保護回
路のゲート電極側に接続される端子は第２ゲート端子に
接続され、前記第１ゲート端子と第２ゲート端子は電気
的に分離されており、前記第２ＭＩＳＦＥＴのソース電
極に接続される第１ソース端子と、前記第２保護回路の
ソース電極側に接続される第２ソース端子は、電気的に
分離されており、前記第１ゲート端子と第２ゲート端
子、及び第１ソース端子と第２ソース端子は、導電性材
料を介して電気的に接続可能な距離に形成されている半
導体装置である。
【００２３】前記（１）の手段によれば、同一の半導体
基板上にトランジスタセルの数が異なる２つのパワーＭ
ＩＳＦＥＴを形成し、それぞれを単独で動作させること
ができるようにゲート端子を電気的に分離させて形成し
ている。このとき、前記第１ＭＩＳＦＥＴを構成するト
ランジスタセルの個数をＮ個としたときに、前記第２Ｍ
ＩＳＦＥＴをトランジスタセルの個数がＮ／１００から
Ｎ／１００００となるように形成する。このようにする
ことで、チップ状態（ウエハ状態）では、トランジスタ
セルの数が多い超オン抵抗の第１ＭＩＳＦＥＴのオン抵
抗が正確に測れない場合でも、トランジスタセルの数が
少ない第２ＭＩＳＦＥＴのオン抵抗を正確に測定するこ
とにより、前記第１ＭＩＳＦＥＴのオン抵抗を保証する
ことができる。
基板上にトランジスタセルの数が異なる２つのパワーＭ
ＩＳＦＥＴを形成し、それぞれを単独で動作させること
ができるようにゲート端子を電気的に分離させて形成し
ている。このとき、前記第１ＭＩＳＦＥＴを構成するト
ランジスタセルの個数をＮ個としたときに、前記第２Ｍ
ＩＳＦＥＴをトランジスタセルの個数がＮ／１００から
Ｎ／１００００となるように形成する。このようにする
ことで、チップ状態（ウエハ状態）では、トランジスタ
セルの数が多い超オン抵抗の第１ＭＩＳＦＥＴのオン抵
抗が正確に測れない場合でも、トランジスタセルの数が
少ない第２ＭＩＳＦＥＴのオン抵抗を正確に測定するこ
とにより、前記第１ＭＩＳＦＥＴのオン抵抗を保証する
ことができる。
【００２４】また、前記第１ＭＩＳＦＥＴのゲート電極
と接続される第１ゲート端子と、第２ＭＩＳＦＥＴのゲ
ート電極と接続される第２ゲート端子は、半導体チップ
の状態では電気的に分離されているが、その後の組み立
て、パッケージング工程においてボンディングワイヤ等
で電気的に接続することで、ゲート端子を共有できるよ
うにする。
と接続される第１ゲート端子と、第２ＭＩＳＦＥＴのゲ
ート電極と接続される第２ゲート端子は、半導体チップ
の状態では電気的に分離されているが、その後の組み立
て、パッケージング工程においてボンディングワイヤ等
で電気的に接続することで、ゲート端子を共有できるよ
うにする。
【００２５】また、前記各ＭＩＳＦＥＴのソース・ゲー
ト間に保護回路を設けるような場合には、前記（２）の
手段のようにすることで、同一の半導体基板上に、前記
第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各ＭＩＳＦ
ＥＴのソース・ゲート間に接続される保護回路がすべて
電気的に分離された状態で形成される。このときも、半
導体チップの状態でトランジスタセルの数が少ない第２
ＭＩＳＦＥＴのオン抵抗を測定することにより、第１Ｍ
ＩＳＦＥＴのオン抵抗が保証できる。
ト間に保護回路を設けるような場合には、前記（２）の
手段のようにすることで、同一の半導体基板上に、前記
第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各ＭＩＳＦ
ＥＴのソース・ゲート間に接続される保護回路がすべて
電気的に分離された状態で形成される。このときも、半
導体チップの状態でトランジスタセルの数が少ない第２
ＭＩＳＦＥＴのオン抵抗を測定することにより、第１Ｍ
ＩＳＦＥＴのオン抵抗が保証できる。
【００２６】また、電気的に分離された前記第１ＭＩＳ
ＦＥＴ、第２ＭＩＳＦＥＴ、及び各保護回路は、組み立
て（パッケージング）工程でボンディングワイヤ等で電
気的に接続される。
ＦＥＴ、第２ＭＩＳＦＥＴ、及び各保護回路は、組み立
て（パッケージング）工程でボンディングワイヤ等で電
気的に接続される。
【００２７】以下、本発明について、図面を参照して実
施の形態（実施例）とともに詳細に説明する。なお、実
施例を説明するための全図において、同一機能を有する
ものは、同一符号をつけ、その繰り返しの説明は省略す
る。
施の形態（実施例）とともに詳細に説明する。なお、実
施例を説明するための全図において、同一機能を有する
ものは、同一符号をつけ、その繰り返しの説明は省略す
る。
【００２８】
【発明の実施の形態】（実施例１）図１は、本発明によ
る実施例１の半導体装置の概略構成を示す模式平面図で
あり、図２は図１の等価回路図である。
る実施例１の半導体装置の概略構成を示す模式平面図で
あり、図２は図１の等価回路図である。
【００２９】図１及び図２において、１は半導体チッ
プ、２は本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３は
センスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４はゲート
端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、
５ａは本体ゲート配線、５ｂはセンスゲート配線、６は
本体ソース端子、７はセンスソース端子である。
プ、２は本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３は
センスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４はゲート
端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、
５ａは本体ゲート配線、５ｂはセンスゲート配線、６は
本体ソース端子、７はセンスソース端子である。
【００３０】本実施例１の半導体装置は、スタータジェ
ネレータ向けなどの高定格電流、超低オン抵抗、高信頼
度を要求されるパワーＭＩＳＦＥＴ、より具体的には、
低オン抵抗に有効な本体ＭＩＳＦＥＴがトレンチゲート
構造を有した縦型パワーＭＩＳＦＥＴであり、図１及び
図２に示すように、同一の半導体チップ１上に、２つの
パワーＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２及び第２ＭＩ
ＳＦＥＴ３が形成されている。前記第１ＭＩＳＦＥＴ２
のゲート電極及び前記第２ＭＩＳＦＥＴ３のゲート電極
は、本体ゲート配線５ａ及びセンスゲート配線５ｂによ
りゲート端子４に接続され、前記第１ＭＩＳＦＥＴ２上
には本体ソース端子６が形成され、前記第２ＭＩＳＦＥ
Ｔ３上にはセンスソース端子７が形成されている。ま
た、図１には示していないが、前記半導体基板の裏面に
は、ドレイン電極８が形成されている。
ネレータ向けなどの高定格電流、超低オン抵抗、高信頼
度を要求されるパワーＭＩＳＦＥＴ、より具体的には、
低オン抵抗に有効な本体ＭＩＳＦＥＴがトレンチゲート
構造を有した縦型パワーＭＩＳＦＥＴであり、図１及び
図２に示すように、同一の半導体チップ１上に、２つの
パワーＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２及び第２ＭＩ
ＳＦＥＴ３が形成されている。前記第１ＭＩＳＦＥＴ２
のゲート電極及び前記第２ＭＩＳＦＥＴ３のゲート電極
は、本体ゲート配線５ａ及びセンスゲート配線５ｂによ
りゲート端子４に接続され、前記第１ＭＩＳＦＥＴ２上
には本体ソース端子６が形成され、前記第２ＭＩＳＦＥ
Ｔ３上にはセンスソース端子７が形成されている。ま
た、図１には示していないが、前記半導体基板の裏面に
は、ドレイン電極８が形成されている。
【００３１】また、前記ゲート端子４は、第１ゲート端
子４ａ及び第２ゲート端子４ｂにより構成されており、
前記第１ゲート端子４ａは前記本体ゲート配線５ａによ
り前記第１ＭＩＳＦＥＴ２のゲート電極と、前記第２ゲ
ート端子４ｂは前記センスゲート配線５ｂにより前記第
２ＭＩＳＦＥＴ３のゲート電極と、それぞれ接続されて
いる。前記第１ゲート端子４ａと第２ゲート端子４ｂと
は、前記半導体チップ１上に前記各ゲート配線及び前記
各ゲート端子を形成する工程では、電気的に分離されて
おり、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３
を個別に動作させることができるようになっている。そ
のため、前記半導体チップ１の状態で、前記第２ＭＩＳ
ＦＥＴ３のみの電気的特性を測定することができる。
子４ａ及び第２ゲート端子４ｂにより構成されており、
前記第１ゲート端子４ａは前記本体ゲート配線５ａによ
り前記第１ＭＩＳＦＥＴ２のゲート電極と、前記第２ゲ
ート端子４ｂは前記センスゲート配線５ｂにより前記第
２ＭＩＳＦＥＴ３のゲート電極と、それぞれ接続されて
いる。前記第１ゲート端子４ａと第２ゲート端子４ｂと
は、前記半導体チップ１上に前記各ゲート配線及び前記
各ゲート端子を形成する工程では、電気的に分離されて
おり、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３
を個別に動作させることができるようになっている。そ
のため、前記半導体チップ１の状態で、前記第２ＭＩＳ
ＦＥＴ３のみの電気的特性を測定することができる。
【００３２】図３は、図１の半導体装置の拡大平面図で
あり、図４は、図３のＡ−Ａ’線での断面図である。
あり、図４は、図３のＡ−Ａ’線での断面図である。
【００３３】本実施例１の半導体チップ１は、図３及び
図４に示すように、シリコン等の半導体基板１１上に形
成されたｎ型エピタキシャル層１２上に形成されるフィ
ールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び
前記第２ＭＩＳＦＥＴ３を形成する領域が分離されてい
る。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィ
ールド絶縁膜１３に接する外周部には、ｐウェル層１４
が形成されており、前記ｐウェル層１４の内側の領域に
は、前記第１ＭＩＳＦＥＴ２を構成するトランジスタセ
ルが形成されている。前記トランジスタセルは、ハニカ
ム状に形成された溝（トレンチ）表面に、ゲート絶縁膜
１５を介してゲート電極９が形成され、前記ハニカム状
のゲート電極９に囲まれた領域に、ｐチャネル領域１６
とｎソース領域１７が形成されている。前記ｎソース領
域１７上には、層間絶縁膜１８が形成されており、前記
層間絶縁膜１８には、前記ソース領域１７を貫通し、前
記チャネル領域１６に達する溝が形成されており、層間
絶縁膜１８上に形成されたソース電極１０が接続され
る。また、前記ゲート電極９の一端９ａは、前記層間絶
縁膜１８上に形成される本体ゲート配線５ａと接続さ
れ、前記第１ゲート端子４ａから電圧が印加される。
図４に示すように、シリコン等の半導体基板１１上に形
成されたｎ型エピタキシャル層１２上に形成されるフィ
ールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び
前記第２ＭＩＳＦＥＴ３を形成する領域が分離されてい
る。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィ
ールド絶縁膜１３に接する外周部には、ｐウェル層１４
が形成されており、前記ｐウェル層１４の内側の領域に
は、前記第１ＭＩＳＦＥＴ２を構成するトランジスタセ
ルが形成されている。前記トランジスタセルは、ハニカ
ム状に形成された溝（トレンチ）表面に、ゲート絶縁膜
１５を介してゲート電極９が形成され、前記ハニカム状
のゲート電極９に囲まれた領域に、ｐチャネル領域１６
とｎソース領域１７が形成されている。前記ｎソース領
域１７上には、層間絶縁膜１８が形成されており、前記
層間絶縁膜１８には、前記ソース領域１７を貫通し、前
記チャネル領域１６に達する溝が形成されており、層間
絶縁膜１８上に形成されたソース電極１０が接続され
る。また、前記ゲート電極９の一端９ａは、前記層間絶
縁膜１８上に形成される本体ゲート配線５ａと接続さ
れ、前記第１ゲート端子４ａから電圧が印加される。
【００３４】前記第２ＭＩＳＦＥＴ３を形成する領域に
も、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジス
タセルが形成されているが、前記第２ＭＩＳＦＥＴ３を
構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦ
ＥＴを構成するトランジスタセルの数Ｎに比べて充分に
少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）
であるとする。
も、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジス
タセルが形成されているが、前記第２ＭＩＳＦＥＴ３を
構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦ
ＥＴを構成するトランジスタセルの数Ｎに比べて充分に
少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）
であるとする。
【００３５】次に、本実施例１の半導体装置の製造方法
について説明するが、ウエハ状の前記半導体基板１１の
各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来
の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方
法を簡単に説明する。
について説明するが、ウエハ状の前記半導体基板１１の
各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来
の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方
法を簡単に説明する。
【００３６】まず、シリコン等のウエハ状態の半導体基
板１１上にｎエピタキシャル層１２を形成し、前記半導
体基板１１のスクライブ領域で分割された回路形成領域
に、選択酸化（ＬＯＣＯＳ）によるフィールド絶縁膜１
３を形成し、前記第１ＭＩＳＦＥＴ２を形成する領域及
び第２ＭＩＳＦＥＴ３を形成する領域を分離する。次
に、前記フィールド絶縁膜１３により分離された前記各
ＭＩＳＦＥＴを形成する領域の外周部にｐウェル層１４
を形成する。
板１１上にｎエピタキシャル層１２を形成し、前記半導
体基板１１のスクライブ領域で分割された回路形成領域
に、選択酸化（ＬＯＣＯＳ）によるフィールド絶縁膜１
３を形成し、前記第１ＭＩＳＦＥＴ２を形成する領域及
び第２ＭＩＳＦＥＴ３を形成する領域を分離する。次
に、前記フィールド絶縁膜１３により分離された前記各
ＭＩＳＦＥＴを形成する領域の外周部にｐウェル層１４
を形成する。
【００３７】次に、前記ｐウェル層１４で囲まれた領域
に、ゲート電極形成用の溝（トレンチ）をハニカム状に
形成し、前記溝（トレンチ）の表面にゲート酸化膜１５
を形成した後、前記溝（トレンチ）内部にゲート電極９
を形成する。このとき、前記ゲート電極９の外周部の一
端９ａは、前記フィールド絶縁膜１３側へ引き出され
る。
に、ゲート電極形成用の溝（トレンチ）をハニカム状に
形成し、前記溝（トレンチ）の表面にゲート酸化膜１５
を形成した後、前記溝（トレンチ）内部にゲート電極９
を形成する。このとき、前記ゲート電極９の外周部の一
端９ａは、前記フィールド絶縁膜１３側へ引き出され
る。
【００３８】次に、前記ハニカム状のゲート電極９に囲
まれた領域に、ｐチャネル領域１６及びｎソース領域１
７を形成し、表面を層間絶縁膜１８で覆う。ここまでの
工程で、ウエハ状の前記半導体基板１１上の各回路形成
領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦ
ＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０
００）の第２ＭＩＳＦＥＴ３が同時に形成される。
まれた領域に、ｐチャネル領域１６及びｎソース領域１
７を形成し、表面を層間絶縁膜１８で覆う。ここまでの
工程で、ウエハ状の前記半導体基板１１上の各回路形成
領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦ
ＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０
００）の第２ＭＩＳＦＥＴ３が同時に形成される。
【００３９】次に、前記フィールド絶縁膜１３側へ引き
出されたゲート電極９ａ及び前記ハニカム状のゲート電
極９に囲まれた領域の前記層間絶縁膜１８上にコンタク
トホールを形成し、前記ゲート電極９を引き出す本体ゲ
ート配線５ａ及びセンスゲート配線５ｂ、ならびに各Ｍ
ＩＳＦＥＴを構成するトランジスタセルのｐソース領域
１７から引き出されたソース電極１０を形成する。この
とき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲ
ート配線５ａ及び前記第２ＭＩＳＦＥＴ３から引き出さ
れるセンスゲート配線５ｂの先端部は、電気的に接続さ
れない距離に近接させて形成される。
出されたゲート電極９ａ及び前記ハニカム状のゲート電
極９に囲まれた領域の前記層間絶縁膜１８上にコンタク
トホールを形成し、前記ゲート電極９を引き出す本体ゲ
ート配線５ａ及びセンスゲート配線５ｂ、ならびに各Ｍ
ＩＳＦＥＴを構成するトランジスタセルのｐソース領域
１７から引き出されたソース電極１０を形成する。この
とき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲ
ート配線５ａ及び前記第２ＭＩＳＦＥＴ３から引き出さ
れるセンスゲート配線５ｂの先端部は、電気的に接続さ
れない距離に近接させて形成される。
【００４０】次に、表面保護膜１９を形成し、前記本体
ゲート配線５ａとセンスゲート配線５ｂが近接する領域
及び前記ソース電極１０上に所定の形状の開口部を設
け、前記ゲート端子４及び本体ソース端子６、ならびに
センスソース端子７を形成する。前記ゲート端子４に露
出した、前記本体ゲート配線５ａの先端部が前記第１ゲ
ート端子４ａとなり、前記センスゲート配線５ｂの先端
部が前記第２ゲート端子４ｂとなる。
ゲート配線５ａとセンスゲート配線５ｂが近接する領域
及び前記ソース電極１０上に所定の形状の開口部を設
け、前記ゲート端子４及び本体ソース端子６、ならびに
センスソース端子７を形成する。前記ゲート端子４に露
出した、前記本体ゲート配線５ａの先端部が前記第１ゲ
ート端子４ａとなり、前記センスゲート配線５ｂの先端
部が前記第２ゲート端子４ｂとなる。
【００４１】その後、前記ウエハ状の半導体基板１１の
裏面を研磨して、金属膜を形成しドレイン電極８とする
と、前記各回路形成領域に、図３及び図４に示したよう
な第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならび
に第１ゲート端子４ａ及び第２ゲート端子４ｂからなる
ゲート端子４を有する半導体装置が形成される。
裏面を研磨して、金属膜を形成しドレイン電極８とする
と、前記各回路形成領域に、図３及び図４に示したよう
な第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならび
に第１ゲート端子４ａ及び第２ゲート端子４ｂからなる
ゲート端子４を有する半導体装置が形成される。
【００４２】前記ウエハ状の半導体基板１１の各回路形
成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態
で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この
電気的特性の検査は、前記各ＭＩＳＦＥＴが形成され
た、ウエハ状態の半導体基板を検査用のステージ上に載
せて、前記検査用ステージからドレイン電流を供給し、
前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子
６ならびにセンスソース端子７に検査端子を当てて行
う。このとき、前記各回路形成領域に形成されたＭＩＳ
ＦＥＴのオン抵抗を測定は、前記第２ゲート端子４ｂ及
びセンスソース端子７に検査端子を当てて前記第２ＭＩ
ＳＦＥＴ３のオン抵抗を測定する。
成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態
で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この
電気的特性の検査は、前記各ＭＩＳＦＥＴが形成され
た、ウエハ状態の半導体基板を検査用のステージ上に載
せて、前記検査用ステージからドレイン電流を供給し、
前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子
６ならびにセンスソース端子７に検査端子を当てて行
う。このとき、前記各回路形成領域に形成されたＭＩＳ
ＦＥＴのオン抵抗を測定は、前記第２ゲート端子４ｂ及
びセンスソース端子７に検査端子を当てて前記第２ＭＩ
ＳＦＥＴ３のオン抵抗を測定する。
【００４３】前記第１ＭＩＳＦＥＴ２のようにオン抵抗
が数ｍΩと超低オン抵抗である場合には、前記半導体基
板１１と前記検査用ステージとの間の接触抵抗が、数ｍ
Ωであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正
確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３
は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の
１０００分の１であるため、そのオン抵抗が数百ｍΩか
ら数千ｍΩと大きくなり、前記接触抵抗の影響を受け
ず、正確なオン抵抗を測定できる。
が数ｍΩと超低オン抵抗である場合には、前記半導体基
板１１と前記検査用ステージとの間の接触抵抗が、数ｍ
Ωであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正
確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３
は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の
１０００分の１であるため、そのオン抵抗が数百ｍΩか
ら数千ｍΩと大きくなり、前記接触抵抗の影響を受け
ず、正確なオン抵抗を測定できる。
【００４４】前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳ
ＦＥＴ３は、トランジスタセルの構造が同一であるた
め、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗
が見積もれるため、ウエハ状態（チップ状態）で、前記
超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証す
ることができる。
ＦＥＴ３は、トランジスタセルの構造が同一であるた
め、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗
が見積もれるため、ウエハ状態（チップ状態）で、前記
超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証す
ることができる。
【００４５】前記ウエハ状態での前記各ＭＩＳＦＥＴの
オン抵抗の測定、及びその他の電気的特性の検査が終了
したら、スクライブ領域で切断し、個々の半導体チップ
１に分離する。このとき、前記電気的特性の検査で不良
と判定された半導体チップは除去されるので、半導体チ
ップの状態でのオン抵抗が保証されるとともに、前記半
導体チップの信頼性が高くなる。
オン抵抗の測定、及びその他の電気的特性の検査が終了
したら、スクライブ領域で切断し、個々の半導体チップ
１に分離する。このとき、前記電気的特性の検査で不良
と判定された半導体チップは除去されるので、半導体チ
ップの状態でのオン抵抗が保証されるとともに、前記半
導体チップの信頼性が高くなる。
【００４６】次に、分割された個々の半導体チップ１を
組み立てる工程について説明する。図5乃至図7は、本実
施例1の半導体装置の製造工程を説明するための図であ
る。図5及び図6において、２０はリードフレーム、２１
はダイパッド、２２はゲート用リード、２３は本体ソー
ス用リード、２４はセンスソース用リード、２５はドレ
イン用リード、２６はボンディングワイヤ、２６ａはボ
ンディングワイヤの先端部である。
組み立てる工程について説明する。図5乃至図7は、本実
施例1の半導体装置の製造工程を説明するための図であ
る。図5及び図6において、２０はリードフレーム、２１
はダイパッド、２２はゲート用リード、２３は本体ソー
ス用リード、２４はセンスソース用リード、２５はドレ
イン用リード、２６はボンディングワイヤ、２６ａはボ
ンディングワイヤの先端部である。
【００４７】まず、図５に示すように、前記手順に沿っ
て、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ
２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１００
０）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１
のドレイン電極側（裏面）をリードフレーム２０のダイ
パッド２１に接着する。前記半導体チップ１と前記ダイ
パッド２１の接着には銀ペースト等の導電性接着剤を利
用する。また、前記リードフレームには、前記ダイパッ
ド２１の他にゲート用リード２１、第１ソース用リード
２２、第２ソース用リード２４、及び前記ダイパッド２
１と接続されているドレイン用リード２５が設けられて
いる。
て、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ
２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１００
０）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１
のドレイン電極側（裏面）をリードフレーム２０のダイ
パッド２１に接着する。前記半導体チップ１と前記ダイ
パッド２１の接着には銀ペースト等の導電性接着剤を利
用する。また、前記リードフレームには、前記ダイパッ
ド２１の他にゲート用リード２１、第１ソース用リード
２２、第２ソース用リード２４、及び前記ダイパッド２
１と接続されているドレイン用リード２５が設けられて
いる。
【００４８】次に、図６に示すように、前記半導体チッ
プ１上に設けられた前記ゲート端子４、前記本体ソース
端子６、前記センスソース端子のそれぞれと、前記ゲー
ト用リード２２、本体ソース用リード２３、センスソー
ス用リード２４をボンディングワイヤ２６で接続する。
このとき、前記ゲート端子４は第１ゲート端子４ａと第
２ゲート端子４ｂに分離されているが、図７（ａ）及び
図７（ｂ）に示すように、近接して形成しておくことに
より、前記ボンディングワイヤ２６の先端部２６ａによ
り電気的に接続される。そのため、前記ゲート端子４と
ゲート用リード２２の接続を一括して行える。
プ１上に設けられた前記ゲート端子４、前記本体ソース
端子６、前記センスソース端子のそれぞれと、前記ゲー
ト用リード２２、本体ソース用リード２３、センスソー
ス用リード２４をボンディングワイヤ２６で接続する。
このとき、前記ゲート端子４は第１ゲート端子４ａと第
２ゲート端子４ｂに分離されているが、図７（ａ）及び
図７（ｂ）に示すように、近接して形成しておくことに
より、前記ボンディングワイヤ２６の先端部２６ａによ
り電気的に接続される。そのため、前記ゲート端子４と
ゲート用リード２２の接続を一括して行える。
【００４９】その後、前記半導体チップ１及び各リー
ド、ならびにボンディングワイヤ２６を樹脂で封止し、
前記リードフレーム２０の外枠部分を切断し、前記各リ
ードを分離して、半導体パッケージにする。
ド、ならびにボンディングワイヤ２６を樹脂で封止し、
前記リードフレーム２０の外枠部分を切断し、前記各リ
ードを分離して、半導体パッケージにする。
【００５０】以上説明したように、本実施例１の半導体
装置によれば、同一の半導体チップ１上に、Ｎ個のトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、そ
の１００分の１から１００００分の１程度のＭ個のトラ
ンジスタセルにより構成される第２ＭＩＳＦＥＴとを形
成し、さらに、前記第１ＭＩＳＦＥＴのゲート電極に接
続される第１ゲート端子と前記第２ＭＩＳＦＥＴのゲー
ト電極に接続される第２ゲート端子を、電気的に分離さ
せておくことにより、それぞれのＭＩＳＦＥＴで電気的
特性を検査することができる。そのため、前記第１ＭＩ
ＳＦＥＴのオン抵抗が低く、ウエハ状態で正確に測定、
保証できない場合でも、前記第２ＭＩＳＦＥＴのオン抵
抗を正確に測定することで、半導体チップ状態での前記
第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
装置によれば、同一の半導体チップ１上に、Ｎ個のトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴと、そ
の１００分の１から１００００分の１程度のＭ個のトラ
ンジスタセルにより構成される第２ＭＩＳＦＥＴとを形
成し、さらに、前記第１ＭＩＳＦＥＴのゲート電極に接
続される第１ゲート端子と前記第２ＭＩＳＦＥＴのゲー
ト電極に接続される第２ゲート端子を、電気的に分離さ
せておくことにより、それぞれのＭＩＳＦＥＴで電気的
特性を検査することができる。そのため、前記第１ＭＩ
ＳＦＥＴのオン抵抗が低く、ウエハ状態で正確に測定、
保証できない場合でも、前記第２ＭＩＳＦＥＴのオン抵
抗を正確に測定することで、半導体チップ状態での前記
第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
【００５１】また、超オン抵抗の前記第１ＭＩＳＦＥＴ
のオン抵抗を半導体チップの状態で保証できるため、前
記半導体チップの選別時において、不良チップが除去さ
れるため前記半導体チップの信頼性が向上する。そのた
め、前記半導体チップの状態で取引をすることが可能と
なり、前記半導体チップをパッケージングした後にオン
抵抗を測定して保証する場合に比べ、前記半導体チップ
を利用する側の自由度が増す。
のオン抵抗を半導体チップの状態で保証できるため、前
記半導体チップの選別時において、不良チップが除去さ
れるため前記半導体チップの信頼性が向上する。そのた
め、前記半導体チップの状態で取引をすることが可能と
なり、前記半導体チップをパッケージングした後にオン
抵抗を測定して保証する場合に比べ、前記半導体チップ
を利用する側の自由度が増す。
【００５２】また、前記半導体チップの信頼性が向上す
るため、パッケージングした後にオン抵抗を測定するだ
けの場合に比べ不良発生率が下がり、歩留りが向上し、
製造コストが低下する。
るため、パッケージングした後にオン抵抗を測定するだ
けの場合に比べ不良発生率が下がり、歩留りが向上し、
製造コストが低下する。
【００５３】なお、本実施例１では、前記第２ＭＩＳＦ
ＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオ
ン抵抗を評価、保証する場合について説明したが、これ
に限らず、ウエハ状態（チップ状態）では測定できない
前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ
３で測定することにより、前記第１ＭＩＳＦＥＴ２の特
性を評価することができる。
ＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオ
ン抵抗を評価、保証する場合について説明したが、これ
に限らず、ウエハ状態（チップ状態）では測定できない
前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ
３で測定することにより、前記第１ＭＩＳＦＥＴ２の特
性を評価することができる。
【００５４】（実施例２）図８は、本発明による実施例
２の半導体装置の概略構成を示す模式平面図であり、図
９は、図８の等価回路図である。
２の半導体装置の概略構成を示す模式平面図であり、図
９は、図８の等価回路図である。
【００５５】図８及び図９において、１は半導体チッ
プ、２は第１ＭＩＳＦＥＴ（本体ＭＩＳＦＥＴ）、３は
第２ＭＩＳＦＥＴ（センスＭＩＳＦＥＴ）、４はゲート
端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、
５ａは本体ゲート配線、５ｂはセンスゲート配線、５
ｃ，５ｄは保護回路用配線、５ｅは第１センス配線、５
ｆは第２センス配線、５ｇはグランド配線、６は本体ソ
ース端子、７はセンスソース端子、７ａは第１センス端
子（第１ソース端子）、７ｂは第２センス端子（第２ソ
ース端子）、２７は第１保護回路、２８は第２保護回路
（保護ダイオード）、２９はグランド（ＧＮＤ）端子、
３０は保護ダイオード、３１は抵抗である。
プ、２は第１ＭＩＳＦＥＴ（本体ＭＩＳＦＥＴ）、３は
第２ＭＩＳＦＥＴ（センスＭＩＳＦＥＴ）、４はゲート
端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、
５ａは本体ゲート配線、５ｂはセンスゲート配線、５
ｃ，５ｄは保護回路用配線、５ｅは第１センス配線、５
ｆは第２センス配線、５ｇはグランド配線、６は本体ソ
ース端子、７はセンスソース端子、７ａは第１センス端
子（第１ソース端子）、７ｂは第２センス端子（第２ソ
ース端子）、２７は第１保護回路、２８は第２保護回路
（保護ダイオード）、２９はグランド（ＧＮＤ）端子、
３０は保護ダイオード、３１は抵抗である。
【００５６】本実施例２の半導体装置は、前記パワーＭ
ＩＳＦＥＴの静電破壊強度を確保するために、前記実施
例１で説明したようなトランジスタセルの数が異なる２
つのＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２と第２ＭＩＳＦ
ＥＴ３のそれぞれのゲート、ソース間に保護回路（保護
ダイオード）を接続した場合の実施例である。
ＩＳＦＥＴの静電破壊強度を確保するために、前記実施
例１で説明したようなトランジスタセルの数が異なる２
つのＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２と第２ＭＩＳＦ
ＥＴ３のそれぞれのゲート、ソース間に保護回路（保護
ダイオード）を接続した場合の実施例である。
【００５７】本実施例２の半導体装置は、スタータジェ
ネレータ向けなどの高定格電流、超低オン抵抗、高信頼
度を要求されるパワーＭＯＳＦＥＴのようなものであ
り、図８及び図９に示すように、同一の半導体チップ１
上に、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、な
らびに前記第１ＭＩＳＦＥＴ２のゲート、ソース間に接
続される第１保護回路２７及び第２ＭＩＳＦＥＴ３のゲ
ート、ソース間に接続される第２保護回路２８が形成さ
れている。前記第１ＭＩＳＦＥＴ２に接続される第１保
護回路２７は、例えば、図９に示すように、保護ダイオ
ード（ツェナーダイオード）３０と抵抗３１が並列に接
続されたものを用い、前記第２ＭＩＳＦＥＴ３に接続さ
れる第２保護回路２８には保護ダイオードを用いる。
ネレータ向けなどの高定格電流、超低オン抵抗、高信頼
度を要求されるパワーＭＯＳＦＥＴのようなものであ
り、図８及び図９に示すように、同一の半導体チップ１
上に、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、な
らびに前記第１ＭＩＳＦＥＴ２のゲート、ソース間に接
続される第１保護回路２７及び第２ＭＩＳＦＥＴ３のゲ
ート、ソース間に接続される第２保護回路２８が形成さ
れている。前記第１ＭＩＳＦＥＴ２に接続される第１保
護回路２７は、例えば、図９に示すように、保護ダイオ
ード（ツェナーダイオード）３０と抵抗３１が並列に接
続されたものを用い、前記第２ＭＩＳＦＥＴ３に接続さ
れる第２保護回路２８には保護ダイオードを用いる。
【００５８】前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩ
ＳＦＥＴ３のゲート電極９、ならびに前記第２ＭＩＳＦ
ＥＴ３の保護ダイオード２８は、本体ゲート配線５ａ及
びセンスゲート配線５ｂにより第１ゲート端子４ａに接
続され、前記第１ＭＩＳＦＥＴ２に接続される第１保護
回路２７は、保護回路用配線５ｃにより第２ゲート端子
４ｂに接続される。前記ゲート端子４を構成する前記第
１ゲート端子４ａは前記第１ゲート配線５ａにより前記
第１ＭＩＳＦＥＴ２のゲート電極９と接続されるととも
に、前記第２ゲート配線５ｂにより前記第２ＭＩＳＦＥ
Ｔ３のゲート電極及び保護回路３０と接続されている。
また、前記第２ゲート端子４ｂは保護回路用配線５ｅに
より前記第１ＭＩＳＦＥＴ２の保護回路と接続される。
ＳＦＥＴ３のゲート電極９、ならびに前記第２ＭＩＳＦ
ＥＴ３の保護ダイオード２８は、本体ゲート配線５ａ及
びセンスゲート配線５ｂにより第１ゲート端子４ａに接
続され、前記第１ＭＩＳＦＥＴ２に接続される第１保護
回路２７は、保護回路用配線５ｃにより第２ゲート端子
４ｂに接続される。前記ゲート端子４を構成する前記第
１ゲート端子４ａは前記第１ゲート配線５ａにより前記
第１ＭＩＳＦＥＴ２のゲート電極９と接続されるととも
に、前記第２ゲート配線５ｂにより前記第２ＭＩＳＦＥ
Ｔ３のゲート電極及び保護回路３０と接続されている。
また、前記第２ゲート端子４ｂは保護回路用配線５ｅに
より前記第１ＭＩＳＦＥＴ２の保護回路と接続される。
【００５９】また、前記第１ＭＩＳＦＥＴ２上には本体
ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３に
は、センスソース端子７が接続されている。前記センス
ソース端子７は、第１センス端子７ａと第２センス端子
７ｂが電気的に分離されて形成されており、前記第１セ
ンス端子７ａは第１センス配線５ｅにより前記第２ＭＩ
ＳＦＥＴ３のソース電極と接続され、前記第２センス端
子７ｂは第２センス配線５ｆにより前記第２保護回路２
８に接続されている。また、図８には示していないが、
前記半導体基板の裏面には、ドレイン電極８が形成され
ている。
ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３に
は、センスソース端子７が接続されている。前記センス
ソース端子７は、第１センス端子７ａと第２センス端子
７ｂが電気的に分離されて形成されており、前記第１セ
ンス端子７ａは第１センス配線５ｅにより前記第２ＭＩ
ＳＦＥＴ３のソース電極と接続され、前記第２センス端
子７ｂは第２センス配線５ｆにより前記第２保護回路２
８に接続されている。また、図８には示していないが、
前記半導体基板の裏面には、ドレイン電極８が形成され
ている。
【００６０】前記第１ゲート端子４ａと第２ゲート端子
４ｂとは、前記半導体チップ１上に前記各ゲート配線及
び前記各ゲート端子を形成する工程では、電気的に分離
されており、同様に、前記第１センス端子７ａと第２セ
ンス端子７ｂも電気的に分離されているので、前記第１
ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３は、前記第１保
護回路２７及び第２保護回路２８と電気的に分離されて
いるので、前記各ＭＩＳＦＥＴのみを個別に動作させる
ことができるようになっている。そのため、前記半導体
チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気
的特性を測定することができる。
４ｂとは、前記半導体チップ１上に前記各ゲート配線及
び前記各ゲート端子を形成する工程では、電気的に分離
されており、同様に、前記第１センス端子７ａと第２セ
ンス端子７ｂも電気的に分離されているので、前記第１
ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３は、前記第１保
護回路２７及び第２保護回路２８と電気的に分離されて
いるので、前記各ＭＩＳＦＥＴのみを個別に動作させる
ことができるようになっている。そのため、前記半導体
チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気
的特性を測定することができる。
【００６１】図１０は、図８の半導体装置の拡大平面図
であり、図１１は、図１０のＣ−Ｃ’線での断面図であ
る。
であり、図１１は、図１０のＣ−Ｃ’線での断面図であ
る。
【００６２】本実施例２の半導体チップ１は、図１０及
び図１１に示すように、シリコン等の半導体基板１１上
に形成されたｎ型エピタキシャル層１２上に形成される
フィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２
及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離され
ている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記
フィールド絶縁膜１３に接する外周部には、ｐウェル層
１４が形成されており、前記ｐウェル層１４の内側の領
域には、前記第１ＭＩＳＦＥＴを構成するトランジスタ
セルが形成されている。前記トランジスタセルは、ハニ
カム状に形成された溝（トレンチ）表面に、ゲート絶縁
膜１５を介してゲート電極９が形成され、前記ハニカム
状のゲート電極９に囲まれた領域に、ｐチャネル領域１
６とｎソース領域１７が形成されている。前記ｎソース
領域１７上には、層間絶縁膜１８が形成されており、前
記層間絶縁膜１８には、前記ソース領域１７を貫通し、
前記チャネル領域１６に達する溝が形成されており、層
間絶縁膜１８上に形成されたソース電極が接続される。
また、前記ゲート電極９の一端は、前記層間絶縁膜１８
上に形成される第１ゲート配線５ａと接続され、前記第
１ゲート端子４ａから電圧が印加される。
び図１１に示すように、シリコン等の半導体基板１１上
に形成されたｎ型エピタキシャル層１２上に形成される
フィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２
及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離され
ている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記
フィールド絶縁膜１３に接する外周部には、ｐウェル層
１４が形成されており、前記ｐウェル層１４の内側の領
域には、前記第１ＭＩＳＦＥＴを構成するトランジスタ
セルが形成されている。前記トランジスタセルは、ハニ
カム状に形成された溝（トレンチ）表面に、ゲート絶縁
膜１５を介してゲート電極９が形成され、前記ハニカム
状のゲート電極９に囲まれた領域に、ｐチャネル領域１
６とｎソース領域１７が形成されている。前記ｎソース
領域１７上には、層間絶縁膜１８が形成されており、前
記層間絶縁膜１８には、前記ソース領域１７を貫通し、
前記チャネル領域１６に達する溝が形成されており、層
間絶縁膜１８上に形成されたソース電極が接続される。
また、前記ゲート電極９の一端は、前記層間絶縁膜１８
上に形成される第１ゲート配線５ａと接続され、前記第
１ゲート端子４ａから電圧が印加される。
【００６３】前記第２ＭＩＳＦＥＴ３を形成する領域に
も、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジス
タセルが形成されているが、前記第２ＭＩＳＦＥＴ３を
構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦ
ＥＴを構成するトランジスタセルの数Ｎに比べて充分に
少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）
であるとする。
も、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジス
タセルが形成されているが、前記第２ＭＩＳＦＥＴ３を
構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦ
ＥＴを構成するトランジスタセルの数Ｎに比べて充分に
少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）
であるとする。
【００６４】また、前記フィールド絶縁膜１３上には、
ｎシリコン３０ａ、３０ｃ、３０ｅ、３０ｇ及びｐシリ
コン３０ｂ、３０ｄ、３０ｆが横方向に積層された前記
第１保護回路２７の保護ダイオード３０、及び、同様の
構成の前記第２ＭＩＳＦＥＴ３に接続される保護ダイオ
ード２８が形成されている。
ｎシリコン３０ａ、３０ｃ、３０ｅ、３０ｇ及びｐシリ
コン３０ｂ、３０ｄ、３０ｆが横方向に積層された前記
第１保護回路２７の保護ダイオード３０、及び、同様の
構成の前記第２ＭＩＳＦＥＴ３に接続される保護ダイオ
ード２８が形成されている。
【００６５】次に、本実施例２の半導体装置の製造方法
について説明するが、ウエハ状の前記半導体基板１１の
各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来
の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方
法を簡単に説明する。
について説明するが、ウエハ状の前記半導体基板１１の
各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来
の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方
法を簡単に説明する。
【００６６】まず、前記実施例１で説明したように、シ
リコン等のウエハ状態の半導体基板１１上にｎエピタキ
シャル層１２を形成し、前記半導体基板１１のスクライ
ブ領域で分割された回路形成領域に、所定の形状のフィ
ールド絶縁膜１３、ｐウェル層１４、ゲート電極形成用
の溝（トレンチ）、ゲート酸化膜１５、及びゲート電極
９を形成する。
リコン等のウエハ状態の半導体基板１１上にｎエピタキ
シャル層１２を形成し、前記半導体基板１１のスクライ
ブ領域で分割された回路形成領域に、所定の形状のフィ
ールド絶縁膜１３、ｐウェル層１４、ゲート電極形成用
の溝（トレンチ）、ゲート酸化膜１５、及びゲート電極
９を形成する。
【００６７】次に、前記フィールド絶縁膜１３上にｐシ
リコンを堆積させ、前記保護ダイオード３０及び抵抗
（図示しない）等を形成する。
リコンを堆積させ、前記保護ダイオード３０及び抵抗
（図示しない）等を形成する。
【００６８】次に、前記ハニカム状のゲート電極９に囲
まれた領域に、ｐチャネル領域１６及びｎソース領域１
７を形成するとともに、前記保護ダイオードの領域を形
成し、表面を層間絶縁膜１８で覆う。ここまでの工程
で、ウエハ状の前記半導体基板１１上の各回路形成領域
には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ
２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１００
０）の第２ＭＩＳＦＥＴ３、及び保護ダイオード２８，
３０が同時に形成される。
まれた領域に、ｐチャネル領域１６及びｎソース領域１
７を形成するとともに、前記保護ダイオードの領域を形
成し、表面を層間絶縁膜１８で覆う。ここまでの工程
で、ウエハ状の前記半導体基板１１上の各回路形成領域
には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ
２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１００
０）の第２ＭＩＳＦＥＴ３、及び保護ダイオード２８，
３０が同時に形成される。
【００６９】次に、前記フィールド絶縁膜１３側へ引き
出されたゲート電極９及び前記ハニカム状のゲート電極
９に囲まれた領域の前記層間絶縁膜１８上、ならびに前
記保護ダイオード２８，３０の両端上にコンタクトホー
ルを形成し、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦ
ＥＴ３のゲート電極９、ならびに前記保護ダイオード２
８の一端２８ｇを接続する本体ゲート配線５ａと、前記
保護回路用配線５ｃ、５ｄと、前記第１センス配線５ｅ
と、前記第２センス配線５ｆと、各ＭＩＳＦＥＴを構成
するトランジスタセルのｐソース領域１７から引き出さ
れたソース電極１０を形成する。このとき、前記第１Ｍ
ＩＳＦＥＴ２から引き出される本体ゲート配線５ａと前
記保護ダイオード３０の一端３０ｇから引き出される保
護回路用配線５ｃの先端部は、電気的に接続されない距
離に近接させて形成される。また、前記第２ＭＩＳＦＥ
Ｔ３のソース電極１０から引き出された第１センス配線
５ｅと、保護ダイオード２８の一端２８ａから引き出さ
れた第２センス配線５ｆの先端部も電気的に接続されな
い距離に近接させて形成される。
出されたゲート電極９及び前記ハニカム状のゲート電極
９に囲まれた領域の前記層間絶縁膜１８上、ならびに前
記保護ダイオード２８，３０の両端上にコンタクトホー
ルを形成し、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦ
ＥＴ３のゲート電極９、ならびに前記保護ダイオード２
８の一端２８ｇを接続する本体ゲート配線５ａと、前記
保護回路用配線５ｃ、５ｄと、前記第１センス配線５ｅ
と、前記第２センス配線５ｆと、各ＭＩＳＦＥＴを構成
するトランジスタセルのｐソース領域１７から引き出さ
れたソース電極１０を形成する。このとき、前記第１Ｍ
ＩＳＦＥＴ２から引き出される本体ゲート配線５ａと前
記保護ダイオード３０の一端３０ｇから引き出される保
護回路用配線５ｃの先端部は、電気的に接続されない距
離に近接させて形成される。また、前記第２ＭＩＳＦＥ
Ｔ３のソース電極１０から引き出された第１センス配線
５ｅと、保護ダイオード２８の一端２８ａから引き出さ
れた第２センス配線５ｆの先端部も電気的に接続されな
い距離に近接させて形成される。
【００７０】次に、表面保護膜１９を形成し、前記本体
ゲート配線５ａと保護回路用配線５ｃが近接する領域及
び前記ソース電極１０上、ならびに前記第１センス配線
５ｅと第２センス配線５ｆが近接する領域に所定の形状
の開口部を設け、前記ゲート端子４及び本体ソース端子
６、ならびにセンスソース端子７を形成する。前記ゲー
ト端子４に露出した、前記本体ゲート配線５ａの先端部
が前記第１ゲート端子４ａとなり、前記保護回路用配線
５ｃの先端部が前記第２ゲート端子４ｂとなる。また、
前記センスソース端子７に露出した第１センス配線５ｅ
の先端部が第１センス端子７ａとなり、前記第２センス
配線５ｆの先端が第２センス端子７ｂとなる。
ゲート配線５ａと保護回路用配線５ｃが近接する領域及
び前記ソース電極１０上、ならびに前記第１センス配線
５ｅと第２センス配線５ｆが近接する領域に所定の形状
の開口部を設け、前記ゲート端子４及び本体ソース端子
６、ならびにセンスソース端子７を形成する。前記ゲー
ト端子４に露出した、前記本体ゲート配線５ａの先端部
が前記第１ゲート端子４ａとなり、前記保護回路用配線
５ｃの先端部が前記第２ゲート端子４ｂとなる。また、
前記センスソース端子７に露出した第１センス配線５ｅ
の先端部が第１センス端子７ａとなり、前記第２センス
配線５ｆの先端が第２センス端子７ｂとなる。
【００７１】その後、前記ウエハ状の半導体基板１１の
裏面を研磨して、金属膜を形成しドレイン電極８とする
と、前記各回路形成領域に、図１０及び図１１に示した
ような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、な
らびに第１ゲート端子４ａ及び第２ゲート端子４ｂから
なるゲート端子４と前記第１センス端子７ａ及び第２セ
ンス端子７ｂからなるセンスソース端子７を有する半導
体装置が形成される。
裏面を研磨して、金属膜を形成しドレイン電極８とする
と、前記各回路形成領域に、図１０及び図１１に示した
ような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、な
らびに第１ゲート端子４ａ及び第２ゲート端子４ｂから
なるゲート端子４と前記第１センス端子７ａ及び第２セ
ンス端子７ｂからなるセンスソース端子７を有する半導
体装置が形成される。
【００７２】前記ウエハ状の半導体基板１１の各回路形
成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態
で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この
電気的特性の検査は、前記各ＭＩＳＦＥＴが形成され
た、ウエハ状態の半導体基板を検査用のステージ上に載
せて、前記検査用ステージからドレイン電流を供給し、
前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子
６ならびにセンスソース端子７に検査端子を当てて行
う。このとき、前記各回路形成領域に形成されたＭＩＳ
ＦＥＴのオン抵抗を測定は、前記第１ゲート端子４ａ及
び第１センスソース端子７ａに検査端子を当てて前記第
２ＭＩＳＦＥＴ３のオン抵抗を測定する。
成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態
で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この
電気的特性の検査は、前記各ＭＩＳＦＥＴが形成され
た、ウエハ状態の半導体基板を検査用のステージ上に載
せて、前記検査用ステージからドレイン電流を供給し、
前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子
６ならびにセンスソース端子７に検査端子を当てて行
う。このとき、前記各回路形成領域に形成されたＭＩＳ
ＦＥＴのオン抵抗を測定は、前記第１ゲート端子４ａ及
び第１センスソース端子７ａに検査端子を当てて前記第
２ＭＩＳＦＥＴ３のオン抵抗を測定する。
【００７３】前記第１ＭＩＳＦＥＴ２のようにオン抵抗
が数ｍΩと超低オン抵抗である場合には、前記半導体基
板１１と前記検査用ステージとの間の接触抵抗が、数ｍ
Ωであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正
確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３
は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の
１０００分の１であるため、そのオン抵抗が数百ｍΩか
ら数千ｍΩと大きくなり、前記接触抵抗の影響を受け
ず、正確なオン抵抗を測定できる。
が数ｍΩと超低オン抵抗である場合には、前記半導体基
板１１と前記検査用ステージとの間の接触抵抗が、数ｍ
Ωであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正
確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３
は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の
１０００分の１であるため、そのオン抵抗が数百ｍΩか
ら数千ｍΩと大きくなり、前記接触抵抗の影響を受け
ず、正確なオン抵抗を測定できる。
【００７４】前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳ
ＦＥＴ３は、トランジスタセルの構造が同一であるた
め、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗
が見積もれるため、ウエハ状態（チップ状態）で、前記
超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証す
ることができる。
ＦＥＴ３は、トランジスタセルの構造が同一であるた
め、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗
が見積もれるため、ウエハ状態（チップ状態）で、前記
超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証す
ることができる。
【００７５】前記ウエハ状態での前記各ＭＩＳＦＥＴの
オン抵抗の測定、及びその他の電気的特性の検査が終了
したら、スクライブ領域で切断し、個々の半導体チップ
１に分離する。このとき、前記電気的特性の検査で不良
と判定された半導体チップは除去されるので、半導体チ
ップの状態でのオン抵抗が保証されるとともに、前記半
導体チップの信頼性が高くなる。
オン抵抗の測定、及びその他の電気的特性の検査が終了
したら、スクライブ領域で切断し、個々の半導体チップ
１に分離する。このとき、前記電気的特性の検査で不良
と判定された半導体チップは除去されるので、半導体チ
ップの状態でのオン抵抗が保証されるとともに、前記半
導体チップの信頼性が高くなる。
【００７６】次に、分割された個々の半導体チップを組
み立てる工程について説明する。図１２及び図１３は、
本実施例２の半導体装置の製造工程を説明するための図
である。図１２及び図１３において、２０はリードフレ
ーム、２１はダイパッド、２２はゲート用リード、２３
は本体ソース用リード、２４はセンスソース用リード、
２５はドレイン用リード、２６はボンディングワイヤ、
２６ａはボンディングワイヤの先端部、３２はグランド
（ＧＮＤ）端子である。
み立てる工程について説明する。図１２及び図１３は、
本実施例２の半導体装置の製造工程を説明するための図
である。図１２及び図１３において、２０はリードフレ
ーム、２１はダイパッド、２２はゲート用リード、２３
は本体ソース用リード、２４はセンスソース用リード、
２５はドレイン用リード、２６はボンディングワイヤ、
２６ａはボンディングワイヤの先端部、３２はグランド
（ＧＮＤ）端子である。
【００７７】まず、図１２に示すように、前記手順に沿
って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥ
Ｔ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０
００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ
１のドレイン電極側（裏面）をリードフレーム２０のダ
イパッド２１に接着する。前記半導体チップ１と前記ダ
イパッド２１の接着には銀ペースト等の導電性接着剤を
利用する。また、前記リードフレーム２０には、前記ダ
イパッド２１の他にゲート用リード２１、本体ソース用
リード２２、センスソース用リード２４、グランド用リ
ード３２、及び前記ダイパッド２１と接続されているド
レイン用パッド２５が設けられている。
って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥ
Ｔ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０
００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ
１のドレイン電極側（裏面）をリードフレーム２０のダ
イパッド２１に接着する。前記半導体チップ１と前記ダ
イパッド２１の接着には銀ペースト等の導電性接着剤を
利用する。また、前記リードフレーム２０には、前記ダ
イパッド２１の他にゲート用リード２１、本体ソース用
リード２２、センスソース用リード２４、グランド用リ
ード３２、及び前記ダイパッド２１と接続されているド
レイン用パッド２５が設けられている。
【００７８】次に、図１３に示すように、前記半導体チ
ップ１上に設けられた前記ゲート端子４、前記本体ソー
ス端子６、前記センスソース端子７、前記グランド端子
２９のそれぞれと、前記ゲート用リード２２、本体ソー
ス用リード２３、センスソース用リード２４、グランド
用リード３２をボンディングワイヤ２６で接続する。こ
のとき、前記ゲート端子４は第１ゲート端子４ａと第２
ゲート端子４ｂに分離され、前記センスソース端子７は
第１センスソース端子７ａと第２センスソース端子７ｂ
に分離されているが、図７（ａ）及び図７（ｂ）に示す
ように、近接して形成しておくことにより、前記ボンデ
ィングワイヤ２６の先端部２６ａにより電気的に接続さ
れる。そのため、前記ゲート端子４とゲート用リード２
２の接続を一括して行える。また、前記センスソース端
子７の前記第１センス端子７ａ及び第２センス端子７ｂ
も前記ゲート端子４と同様にボンディングワイヤ２６の
先端部２６ａで電気的に接続される。
ップ１上に設けられた前記ゲート端子４、前記本体ソー
ス端子６、前記センスソース端子７、前記グランド端子
２９のそれぞれと、前記ゲート用リード２２、本体ソー
ス用リード２３、センスソース用リード２４、グランド
用リード３２をボンディングワイヤ２６で接続する。こ
のとき、前記ゲート端子４は第１ゲート端子４ａと第２
ゲート端子４ｂに分離され、前記センスソース端子７は
第１センスソース端子７ａと第２センスソース端子７ｂ
に分離されているが、図７（ａ）及び図７（ｂ）に示す
ように、近接して形成しておくことにより、前記ボンデ
ィングワイヤ２６の先端部２６ａにより電気的に接続さ
れる。そのため、前記ゲート端子４とゲート用リード２
２の接続を一括して行える。また、前記センスソース端
子７の前記第１センス端子７ａ及び第２センス端子７ｂ
も前記ゲート端子４と同様にボンディングワイヤ２６の
先端部２６ａで電気的に接続される。
【００７９】その後、前記半導体チップ１及び各リー
ド、ならびにボンディングワイヤ２６を樹脂で封止し、
前記リードフレーム２０の外枠部分を切断し、前記各リ
ードを分離して、半導体パッケージにする。
ド、ならびにボンディングワイヤ２６を樹脂で封止し、
前記リードフレーム２０の外枠部分を切断し、前記各リ
ードを分離して、半導体パッケージにする。
【００８０】以上説明したように、本実施例２の半導体
装置によれば、同一の半導体チップ１上に、Ｎ個のトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴ２と、
その１００分の１から１００００分の１程度のＭ個のト
ランジスタセルにより構成される第２ＭＩＳＦＥＴ３と
を形成し、さらに、前記第１ＭＩＳＦＥＴ２のソース電
極１０に接続される本体ソース端子６と前記第２ＭＩＳ
ＦＥＴ３のソース電極１０に接続されるセンスソース端
子７を、電気的に分離させておくことにより、それぞれ
のＭＩＳＦＥＴで電気的特性を検査することができる。
そのため、前記第１ＭＩＳＦＥＴ２のオン抵抗が低く、
ウエハ状態で正確に測定、保証できない場合でも、前記
第２ＭＩＳＦＥＴ３のオン抵抗を正確に測定すること
で、半導体チップ状態での前記第１ＭＩＳＦＥＴ２のオ
ン抵抗を保証することができる。
装置によれば、同一の半導体チップ１上に、Ｎ個のトラ
ンジスタセルにより構成される第１ＭＩＳＦＥＴ２と、
その１００分の１から１００００分の１程度のＭ個のト
ランジスタセルにより構成される第２ＭＩＳＦＥＴ３と
を形成し、さらに、前記第１ＭＩＳＦＥＴ２のソース電
極１０に接続される本体ソース端子６と前記第２ＭＩＳ
ＦＥＴ３のソース電極１０に接続されるセンスソース端
子７を、電気的に分離させておくことにより、それぞれ
のＭＩＳＦＥＴで電気的特性を検査することができる。
そのため、前記第１ＭＩＳＦＥＴ２のオン抵抗が低く、
ウエハ状態で正確に測定、保証できない場合でも、前記
第２ＭＩＳＦＥＴ３のオン抵抗を正確に測定すること
で、半導体チップ状態での前記第１ＭＩＳＦＥＴ２のオ
ン抵抗を保証することができる。
【００８１】また、前記第１ＭＩＳＦＥＴ２及び第２Ｍ
ＩＳＦＥＴ３とともに、半導体チップ上に形成される保
護回路も、半導体チップの状態では電気的に分離されて
いるが、オン抵抗を測定した後にボンディングワイヤ等
で電気的に接続できるため、前記各ＭＩＳＦＥＴのゲー
ト・ソース間に前記保護回路を接続し、静電破壊強度を
確保することができる。
ＩＳＦＥＴ３とともに、半導体チップ上に形成される保
護回路も、半導体チップの状態では電気的に分離されて
いるが、オン抵抗を測定した後にボンディングワイヤ等
で電気的に接続できるため、前記各ＭＩＳＦＥＴのゲー
ト・ソース間に前記保護回路を接続し、静電破壊強度を
確保することができる。
【００８２】また、超オン抵抗の前記第１ＭＩＳＦＥＴ
２のオン抵抗を半導体チップの状態で保証できるため、
前記半導体チップの選別時において、不良チップが除去
されるため前記半導体チップの信頼性が向上する。その
ため、前記半導体チップの状態で取引をすることが可能
となり、前記半導体チップをパッケージングした後にオ
ン抵抗を測定して保証する場合に比べ、前記半導体チッ
プを利用する側の自由度が増す。
２のオン抵抗を半導体チップの状態で保証できるため、
前記半導体チップの選別時において、不良チップが除去
されるため前記半導体チップの信頼性が向上する。その
ため、前記半導体チップの状態で取引をすることが可能
となり、前記半導体チップをパッケージングした後にオ
ン抵抗を測定して保証する場合に比べ、前記半導体チッ
プを利用する側の自由度が増す。
【００８３】また、前記半導体チップの信頼性が向上す
るため、パッケージングした後にオン抵抗を測定するだ
けの場合に比べ不良発生率が下がり、歩留りが向上し、
製造コストが低下する。
るため、パッケージングした後にオン抵抗を測定するだ
けの場合に比べ不良発生率が下がり、歩留りが向上し、
製造コストが低下する。
【００８４】なお、本実施例２では、前記第２ＭＩＳＦ
ＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオ
ン抵抗を評価する場合について説明したが、これに限ら
ず、ウエハ状態（チップ状態）では測定できない前記第
１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測
定することにより、前記第１ＭＩＳＦＥＴ２の特性を評
価することができる。
ＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオ
ン抵抗を評価する場合について説明したが、これに限ら
ず、ウエハ状態（チップ状態）では測定できない前記第
１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測
定することにより、前記第１ＭＩＳＦＥＴ２の特性を評
価することができる。
【００８５】以上、本発明を、前記実施例に基づき具体
的に説明したが、本発明は、前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはもちろんである。
的に説明したが、本発明は、前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはもちろんである。
【００８６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８７】（１）超低オン抵抗のパワーＭＩＳＦＥＴ
を有する半導体装置において、前記パワーＭＩＳＦＥＴ
のオン抵抗をウエハ状態（チップ状態）で正確に測定す
ることができる。
を有する半導体装置において、前記パワーＭＩＳＦＥＴ
のオン抵抗をウエハ状態（チップ状態）で正確に測定す
ることができる。
【００８８】（２）超低オン抵抗のパワーＭＩＳＦＥＴ
のオン抵抗の特性保証を容易に行うことできる。
のオン抵抗の特性保証を容易に行うことできる。
【００８９】（３）超低オン抵抗のパワーＭＩＳＦＥＴ
の信頼性を向上させることができる。
の信頼性を向上させることができる。
【図１】本発明による実施例１の半導体装置の概略構成
を示す模式平面図である。
を示す模式平面図である。
【図２】図１の等価回路図である。
【図３】図１の部分拡大図である。
【図４】図３のＡ−Ａ’線での断面図である。
【図５】本実施例１の半導体装置の製造方法を説明する
ための図である。
ための図である。
【図６】本実施例１の半導体装置の製造方法を説明する
ための図である。
ための図である。
【図７】本実施例１の半導体装置の製造方法を説明する
ための図である。
ための図である。
【図８】本発明による実施例２の半導体装置の概略構成
を示す模式平面図である。
を示す模式平面図である。
【図９】図８の等価回路図である。
【図１０】図８の部分拡大図である。
【図１１】図１０のＣ−Ｃ’線での断面図である。
【図１２】本実施例２の半導体装置の製造方法を説明す
るための図である。
るための図である。
【図１３】本実施例２の半導体装置の製造方法を説明す
るための図である。
るための図である。
【図１４】従来の半導体装置の概略構成を説明するため
の模式平面図である。
の模式平面図である。
【図１５】図１４の等価回路図である。
【図１６】図１４の部分拡大図である。
１…半導体チップ、２…本体ＭＩＳＦＥＴ（第１ＭＩＳ
ＦＥＴ）、３…センスＭＩＳＦＥＴ（第２ＭＩＳＦＥ
Ｔ）、４…ゲート端子、４ａ…第１ゲート端子、４ｂ…
第２ゲート端子、５ａ…本体ゲート配線、５ｂ…センス
ゲート配線、５ｃ，５ｄ…保護回路用配線、５ｅ…第１
センス配線、５ｆ…第２センス配線、５ｇ…グランド配
線、６…本体ソース端子、７…センスソース端子、７ａ
…第１センス端子（第１ソース端子）、７ｂ…第２セン
ス端子（第２ソース端子）、８…ドレイン電極、９…ゲ
ート電極、１０…ソース電極、１１…半導体基板、１２
…エピタキシャル層、１３…フィールド絶縁膜、１４…
ウェル層、１５…ゲート絶縁膜、１６…チャネル領域、
１７…ソース領域、１８…層間絶縁膜、１９…表面保護
膜、２０…リードフレーム、２１…ダイパッド、２２…
ゲート用リード、２３…本体ソース用リード、２４…セ
ンスソース用リード、２５…ドレイン用リード、２６…
ボンディングワイヤ、２７…第１保護回路、２８…第２
保護回路（保護ダイオード）、２９…グランド端子、３
０…保護ダイオード、３１…抵抗、３２…グランド用リ
ード。
ＦＥＴ）、３…センスＭＩＳＦＥＴ（第２ＭＩＳＦＥ
Ｔ）、４…ゲート端子、４ａ…第１ゲート端子、４ｂ…
第２ゲート端子、５ａ…本体ゲート配線、５ｂ…センス
ゲート配線、５ｃ，５ｄ…保護回路用配線、５ｅ…第１
センス配線、５ｆ…第２センス配線、５ｇ…グランド配
線、６…本体ソース端子、７…センスソース端子、７ａ
…第１センス端子（第１ソース端子）、７ｂ…第２セン
ス端子（第２ソース端子）、８…ドレイン電極、９…ゲ
ート電極、１０…ソース電極、１１…半導体基板、１２
…エピタキシャル層、１３…フィールド絶縁膜、１４…
ウェル層、１５…ゲート絶縁膜、１６…チャネル領域、
１７…ソース領域、１８…層間絶縁膜、１９…表面保護
膜、２０…リードフレーム、２１…ダイパッド、２２…
ゲート用リード、２３…本体ソース用リード、２４…セ
ンスソース用リード、２５…ドレイン用リード、２６…
ボンディングワイヤ、２７…第１保護回路、２８…第２
保護回路（保護ダイオード）、２９…グランド端子、３
０…保護ダイオード、３１…抵抗、３２…グランド用リ
ード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 21/66 Ｖ 21/8234 27/08 １０２Ａ 27/088
Claims (5)
- 【請求項１】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳＦＥＴを有する半導体装置におい
て、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジス
タセルにより構成される第１ＭＩＳＦＥＴと、前記第１
ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさ
で、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタ
セルの数Ｎよりも十分に少ないＭ個のトランジスタセル
により構成される第２ＭＩＳＦＥＴとを有し、前記第１
ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子
と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第
２ゲート端子は、電気的に分離されており、かつ、導電
性材料を介して電気的に接続可能な距離に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたトレンチゲート構造のＭＩＳトランジスタ
セルが多数個並列に接続されたパワーＭＩＳＦＥＴと、
前記パワーＭＩＳＦＥＴのゲート電極とソース電極間を
接続する保護回路を有する半導体装置であって、同一半
導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルによ
り構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥ
Ｔを構成するＭＩＳトランジスタセルの数Ｎよりも小さ
いＭ個のトランジスタセルにより構成される第２ＭＩＳ
ＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電極とソース
電極間を接続する第１保護回路と、前記第２ＭＩＳＦＥ
Ｔのゲート電極とソース電極間を接続する第２保護回路
を有し、前記第１ＭＩＳＦＥＴのゲート電極及び前記第
２ＭＩＳＦＥＴのゲート電極、ならびに前記第２保護回
路のゲート電極側に接続される端子は、同一の第１ゲー
ト端子に接続され、前記第１保護回路のゲート電極側に
接続される端子は第２ゲート端子に接続され、前記第１
ゲート端子と第２ゲート端子は電気的に分離されてお
り、前記第２ＭＩＳＦＥＴのソース電極に接続される第
１ソース端子と、前記第２保護回路のソース電極側に接
続される第２ソース端子は、電気的に分離されており、
前記第１ゲート端子と第２ゲート端子、及び第１ソース
端子と第２ソース端子は、導電性材料を介して電気的に
接続可能な距離に形成されていることを特徴とする半導
体装置。 - 【請求項３】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳＦＥＴを有する半導体装置の製造
方法において、前記半導体基板上に、前記ＭＩＳトラン
ジスタセルの数がＮ個の第１ＭＩＳＦＥＴと、前記第１
ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎよりも
十分に少ないＭ個のトランジスタセルにより構成される
第２ＭＩＳＦＥＴを形成する工程と、前記第１ＭＩＳＦ
ＥＴのゲート電極と接続される第１ゲート端子と、前記
第２ＭＩＳＦＥＴのゲート電極と接続され、前記第１ゲ
ート端子とは電気的に分離された第２ゲート端子を形成
する工程と、前記第２ＭＩＳＦＥＴのオン抵抗を測定す
る工程と、前記第１ゲート端子と前記第２ゲート端子を
電気的に接続する工程を備えることを特徴とする半導体
装置の製造方法。 - 【請求項４】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳＦＥＴを有する半導体装置の製造
方法において、前記半導体基板上に、前記ＭＩＳトラン
ジスタセルの数がＮ個の第１ＭＩＳＦＥＴと、前記第１
ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎよりも
十分に少ないＭ個のトランジスタセルにより構成される
第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電
極とソース電極の間に接続される第１保護回路と、前記
第２ＭＩＳＦＥＴのゲート電極とソース電極の間に接続
される第２保護回路を形成する工程と、前記第１ＭＩＳ
ＦＥＴ、前記第２ＭＩＳＦＥＴ、及び前記第２保護回路
のゲート電極側に接続される端子が接続される第１ゲー
ト端子と、前記第１保護回路のゲート電極側に接続され
る端子に接続され、前記第１ゲート端子と電気的に分離
した第２ゲート電極と、前記第２ＭＩＳＦＥＴのソース
電極に接続される第１ソース電極と、前記第２保護回路
のソース電極側に接続される端子と接続される第２ソー
ス電極を形成する工程と、前記第２ＭＩＳＦＥＴのオン
抵抗を測定する工程と、前記第１ゲート端子と第２ゲー
ト端子、及び第１ソース端子及び第２ソース端子を電気
的に接続する工程を備えることを特徴とする半導体装置
の製造方法。 - 【請求項５】 半導体基板内に第１導電型のソース領域
及びドレイン領域と第２導電型のチャネル領域が形成さ
れ、前記チャネル領域表面に絶縁膜を介してゲート電極
が形成されたＭＩＳトランジスタセルが多数個並列に接
続されたパワーＭＩＳＦＥＴを有する半導体装置の特性
評価方法において、半導体ウエハ上の各回路形成領域
に、前記ＭＩＳトランジスタセルの数がＮ個の第１ＭＩ
ＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジ
スタセルの数Ｎに比べて小さいＭ個のトランジスタセル
により構成される、前記第１ＭＩＳＦＥＴと電気的に分
離された第２ＭＩＳＦＥＴとを形成しておき、前記半導
体ウエハの各回路形成領域に形成された前記第２ＭＩＳ
ＦＥＴのオン抵抗を測定し、前記第２ＭＩＳＦＥＴと同
一の回路形成領域に形成された第１ＭＩＳＦＥＴのオン
抵抗を評価することを特徴とする半導体装置の特性評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000123959A JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000123959A JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308329A true JP2001308329A (ja) | 2001-11-02 |
| JP4179491B2 JP4179491B2 (ja) | 2008-11-12 |
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ID=18634170
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000123959A Expired - Fee Related JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
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|---|---|
| JP (1) | JP4179491B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057050A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008147923A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 負荷駆動回路および負荷駆動回路の製造方法 |
| JP2013125757A (ja) * | 2011-12-13 | 2013-06-24 | Renesas Electronics Corp | 半導体装置 |
| JP2014039442A (ja) * | 2012-08-20 | 2014-02-27 | Fujitsu Ltd | レギュレータ装置 |
| JP2017147794A (ja) * | 2016-02-15 | 2017-08-24 | 株式会社デンソー | 電力変換装置 |
| JP2022106416A (ja) * | 2021-01-07 | 2022-07-20 | シーシーエス株式会社 | Ｌｅｄ光源、及び、ｌｅｄ光源の検査方法 |
-
2000
- 2000-04-25 JP JP2000123959A patent/JP4179491B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057050A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7981747B2 (en) | 2003-08-04 | 2011-07-19 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| JP2008147923A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 負荷駆動回路および負荷駆動回路の製造方法 |
| JP2013125757A (ja) * | 2011-12-13 | 2013-06-24 | Renesas Electronics Corp | 半導体装置 |
| US9136262B2 (en) | 2011-12-13 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2014039442A (ja) * | 2012-08-20 | 2014-02-27 | Fujitsu Ltd | レギュレータ装置 |
| JP2017147794A (ja) * | 2016-02-15 | 2017-08-24 | 株式会社デンソー | 電力変換装置 |
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