CN113314507B - 半导体器件的测试结构及漏电分析方法 - Google Patents

Abstract

本公开实施例公开了一种半导体器件的测试结构及漏电分析方法。所述测试结构包括：第一导电结构，包括：位于第一平面内的第一导电线和多个第二导电线；其中，每个所述第二导电线分别垂直于所述第一导电线，且每个所述第二导电线的一端与所述第一导电线电连接；第二导电结构，包括：位于所述第一平面内的多个第三导电线和位于第二平面内的第四导电线；其中，每个所述第三导电线位于相邻的两个所述第二导电线之间，所述第三导电线分别与所述第一导电线以及所述第二导电线电绝缘，所述第二平面与所述第一平面不同；第一导电柱，电连接所述第三导电线和所述第四导电线。

Description

半导体器件的测试结构及漏电分析方法

技术领域

本公开实施例涉及半导体器件领域，尤其涉及一种半导体器件的测试结构及漏电分析方法。

背景技术

在半导体器件的制作过程中，通常会在衬底上形成多个裸芯以及位于裸芯之间切割道上的测试结构，裸芯用于实现信息的存储，测试结构用于检测裸芯的电性参数。测试结构的检测结果合格后，承载有多个裸芯的晶圆进入切割和封装工序。

相关技术中，在测试结构制作完成后，通过晶圆验收测试设备检测该测试结构的电气特性，在晶圆验收测试结束后，根据检测结果确定裸芯是否失效。在该检测结果指示裸芯失效时，再对该测试结构进行失效分析，确定失效点以及找出导致裸芯失效的原因，需要耗费较长的时间。因此，如何更好的设计半导体器件的测试结构，以减少失效分析的时间，成为亟待解决的技术问题。

发明内容

有鉴于此，本公开实施例提供一种半导体器件的测试结构及漏电分析方法。

根据本公开实施例的第一方面，提供一种半导体器件的测试结构，包括：

第一导电结构，包括：位于第一平面内的第一导电线和多个第二导电线；其中，每个所述第二导电线分别垂直于所述第一导电线，且每个所述第二导电线的一端与所述第一导电线电连接；

第二导电结构，包括：位于所述第一平面内的多个第三导电线和位于第二平面内的第四导电线；其中，每个所述第三导电线位于相邻的两个所述第二导电线之间，所述第三导电线分别与所述第一导电线以及所述第二导电线电绝缘，所述第二平面与所述第一平面不同；

第一导电柱，电连接所述第三导电线和所述第四导电线。

在一些实施例中，所述测试结构还包括：

第一导电层，位于所述第一平面内，通过所述第一导电线与多个所述第二导电线分别电连接；

第二导电层，位于所述第二平面内，通过所述第四导电线以及多个所述第一导电柱与多个所述第三导电线分别电连接。

在一些实施例中，所述测试结构还包括：

金属互连结构；其中，所述第一导电层通过所述金属互连结构与衬底电连接。

在一些实施例中，相邻两个所述第二导电线之间的距离相等。

在一些实施例中，每个所述第三导电线位于相邻的两个所述第二导电线的居中位置。

根据本公开实施例的第二方面，提供一种半导体器件的漏电分析方法，所述半导体器件包括上述任一实施例中所述的测试结构，所述方法包括：

去除位于所述第二平面内的所述第四导电线，直至显露所述第一导电柱；

对所述第一导电柱执行电性检测，获得第一检测结果；

基于所述第一检测结果中所述第一导电柱呈现的图像，对所述半导体器件进行漏电分析。

在一些实施例中，所述基于所述第一检测结果中所述第一导电柱呈现的图像，对所述半导体器件进行漏电分析，包括：

所述第一检测结果中所述第一导电柱呈现亮色，对应于与所述第一导电柱电连接的所述第三导电线漏电；

所述第一检测结果中所述第一导电柱呈现暗色，对应于与所述第一导电柱电连接的所述第三导电线不漏电。

在一些实施例中，在所述第一检测结果指示与所述第一导电柱电连接的所述第三导电线漏电时，所述方法还包括：

去除与漏电的所述第三导电线电连接的所述第一导电柱，形成凹槽；其中，所述凹槽的侧壁显露漏电的所述第三导电线相对远离所述第一导电线的端部；

对漏电的所述第三导电线执行所述电性检测，获得第n个第二检测结果；其中，n为自然数；

当所述第n个第二检测结果指示剩余的所述第三导电线漏电时，沿朝向所述第一导电线的方向去除漏电的所述第三导电线的部分区域，以将所述凹槽的宽度从第n宽度增大为第(n+1)宽度，并对剩余的所述第三导电线执行所述电性检测，获得第(n+1)个第二检测结果；

当所述第(n+1)个第二检测结果指示剩余的所述第三导电线不漏电时，根据所述凹槽的所述第n宽度和所述第(n+1)宽度，确定所述第三导电线发生漏电的区域。

在一些实施例中，所述方法还包括：

当所述第(n+1)个第二检测结果指示剩余的所述第三导电线漏电时，再次沿朝向所述第一导电线的方向去除漏电的所述第三导电线的部分区域，以将所述凹槽的宽度从所述第(n+1)宽度增大为第(n+2)宽度，并对剩余的所述第三导电线执行所述电性检测，获得第(n+2)个第二检测结果。

在一些实施例中，所述电性检测包括：电压衬度检测或电子束检测。

本公开实施例中，通过将测试结构中第二导电结构的第三导电线和第四导电线错层设置，在半导体器件制备的过程中，即可对测试结构中位于第一平面内的第一导电线、第二导电线以及第三导电线进行在线检测，无需在晶圆验收测试结束后才能判断裸芯是否合格，减少了失效分析的时间，有利于降低生产成本。

此外，当第二导电线和第三导电线之间存在漏电时，一方面，可及时的反馈检测结果，根据该检测结果调整相关工艺参数，优化半导体器件的生产工艺，有利于提高最终形成的半导体器件良率，另一方面，可及时的过滤失效裸芯，避免其进入下一道工序，减少不必要的浪费。

附图说明

图1a和图1b是根据一示例性实施例示出的一种半导体器件的测试结构的示意图；

图2a和图2b是根据一示例性实施例示出的另一种半导体器件的测试结构的示意图；

图3是根据一示例性实施例示出的一种半导体器件的漏电分析方法的流程示意图；

图4a至图4e是根据一示例性实施例示出的一种半导体器件的漏电分析方法的结构示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

本公开所提供的系统或方法实施例中所揭露的特征，在不冲突的情况下可以任意组合。

图1a和图1b是根据一示例性实施例示出的一种半导体器件的测试结构100的示意图，其中，图1a为测试结构100在xoy平面的投影图，图1b为测试结构100的在xoz平面的剖面图。参照图1a所示，测试结构100包括：

第一导电结构110，包括：第一导电线111和多个第二导电线112；其中，每个第二导电线112分别垂直于第一导电线111，且每个第二导电线112的一端与第一导电线111电连接；

第二导电结构120，包括：第四导电线121和多个第三导电线122；其中，每个第三导电线122位于相邻的两个第二导电线112之间，且每个第三导电线122的一端与第四导电线121电连接；

第一导电层141，通过第一导电端子131以及第一导电线111与多个第二导电线112电连接；

第二导电层142，通过第二导电端子132以及第四导电线121与多个第三导电线122电连接。

相关技术中，在存储单元上方形成并列设置的多条导电线(例如，位线)的同时，也在切割道上形成如图1a所示的测试结构(Testkey，TSK)。由于第一导电结构和第二导电结构均呈“梳齿状”，且交叉设置，通常称为双梳齿结构(comb TSK)。

需要强调的是，第一导电结构110、第二导电结构120、第一导电端子131、第二导电端子132、第一导电层141以及第二导电层142位于同一平面或同一层级(如图1b所示)，可以理解的是，由于第一导电结构和第二导电结构交叉设置，第二导电线和第三导电线在xoz平面的投影存在重合部分。

在进行晶圆验收测试(Wafer Acceptance Test，WAT)时，利用图1a所示的测试结构进行漏电分析检测，进而判断存储单元上方形成的多条导电线的制作工艺是否存在异常。

示例性地，参照图1b所示，将两个探针分别扎在第一导电层141和第二导电层142上，晶圆验收测试设备向探针施加输入电信号(例如，电压)，并接收输出电信号(例如，电流)，根据该输出电信号生成检测结果，在该检测结果指示第二导电线112和第三导电线122之间漏电时，则认为在存储单元上方并列设置的多条导电线之间存在漏电情况，该多条导电线相关的制作工艺存在异常。

然而，上述测试结构只能在晶圆验收测试结束之后才能判断相关的制作工艺是否存在异常，耗费的时间较长。此外，可能还会导致前段制程中已失效的晶圆进入切割和封装工序，造成不必要的浪费。

另外，随着半导体器件位密度和集成度的提高，存储单元的特征尺寸逐渐减小，存储单元上方多条导电线的数量增加，相应地，双梳齿结构中第二导电线和第三导电线的数量增加，导致第二导电线和第三导电线之间的间距逐渐减小，一旦第二导电线和第三导电线发生接触，半导体器件就会失效。而晶圆验收测试仅能根据检测结果确定半导体器件失效，难以准确的定位失效位置或失效点。

有鉴于此，本公开实施例提供一种半导体器件的测试结构。

图2a和图2b是根据一示例性实施例示出的另一种半导体器件的测试结构200的示意图，其中，图2a为测试结构200在xoy平面的投影图，图2b为测试结构200的在xoz平面的剖面图。参照图2a和图2b所示，测试结构200包括：

第一导电结构210，包括：位于第一平面内的第一导电线211和多个第二导电线212；其中，每个第二导电线212分别垂直于第一导电线211，且每个第二导电线212的一端与第一导电线211电连接；

第二导电结构220，包括：位于第一平面内的多个第三导电线222和位于第二平面内的第四导电线221；其中，每个第三导电线222位于相邻的两个第二导电线212之间，第三导电线222分别与第一导电线211以及第二导电线212电绝缘，第二平面与第一平面不同；

第一导电柱250，电连接第三导电线222和第四导电线221。

示例性地，参照图2a所示，第一导电结构210包括沿y方向并列设置的多个第二导电线212，第一导电线211沿y方向延伸，与每个第二导电线212的一端电连接。参照图2b所示，在第一导电结构210中，第一导电线211和第二导电线212均可基本位于第一平面内。

示例性地，参照图2a所示，第二导电结构220包括沿y方向并列设置的多个第三导电线222，每个第三导电线222位于相邻的两个第二导电线212之间，第三导电线222与第一导电线211以及第二导电线212均不接触。参照图2b所示，在第二导电结构中，第三导电线222位于第一平面，而第四导电线221位于第二平面，第三导电线222和第四导电线221之间通过第一导电柱250电连接。

需要指出的是，测试结构中包括多个第一导电柱，每个第一导电柱分别对应至每个第三导电线(如图2a中虚线圆圈所示)，多个第三导电线分别通过与之对应的第一导电柱与第四导电线电连接。

可以理解的是，这里第二平面与第一平面均平行于衬底270所在的平面(例如xoy平面)，第二平面与第一平面不同表示的是第二平面与衬底270的上表面270a之间的距离，不同于第一平面与衬底270的上表面270a之间的距离，或，第二平面与衬底270的下表面270b之间的距离，不同于第一平面与衬底270的下表面270b之间的距离。

需要强调的是，衬底270的上表面270a或下表面270b为满足预设平坦条件的表面。满足预设平坦条件的表面可包括：平行于水平面(xoy平面)的表面；或者，当衬底270水平放置时，衬底270的上表面270a或下表面270b相对于水平面的平整度公差范围包括-20纳米至20纳米。

第一导电线、第二导电线、第三导电线、第四导电线以及第一导电柱的组成材料包括：导电材料。例如：钨、铜、铝或者多晶硅等。第一导电线、第二导电线、第三导电线、第四导电线以及第一导电柱中的任意两者的组成材料可以相同，也可以不同。

衬底的组成材料包括：半导体材料。例如：硅(Si)衬底或碳化硅(SiC)衬底。第一导电结构、第二导电结构以及第一导电柱均位于衬底之上。

在一些实施例中，参照图2a所示，第一导电线211和第三导电线222之间以及第二导电线212和第三导电线222之间还包括：介质层(图中未示出)，用于将第三导电线222与第一导电线211以及第二导电线212均电绝缘。

介质层的组成材料包括：绝缘材料。例如：氧化硅、二氧化硅或氮化硅等。

本公开实施例中，通过将测试结构中第二导电结构的第三导电线和第四导电线错层设置，在半导体器件制备的过程中，即可对测试结构中位于第一平面内的第一导电线、第二导电线以及第三导电线进行在线检测，无需在晶圆验收测试结束后才能判断裸芯是否合格，减少了失效分析的时间，有利于降低生产成本。

此外，当第二导电线和第三导电线之间存在漏电时，一方面，可及时的反馈检测结果，根据该检测结果调整相关工艺参数，优化半导体器件的生产工艺，有利于提高最终形成的半导体器件良率，另一方面，可及时的过滤失效裸芯，避免其进入下一道工序，减少不必要的浪费。

在一些实施例中，测试结构200还包括：

第一导电层241，位于第一平面内，通过第一导电线211与多个第二导电线212分别电连接；

第二导电层242，位于第二平面内，通过第四导电线221以及多个第一导电柱250与多个第三导电线222分别电连接。

示例性地，参照图2b所示，第一导电层241、第一导电端子231、第一导电线211以及第二导电线212均位于第一平面内，第一导电层241通过第一导电端子231以及第一导电线211与第二导电线212电连接。

示例性地，参照图2b所示，第二导电层242、第二导电端子232、第四导电线221均位于第二平面内，第三导电线222位于第一平面内，第一导电柱250位于第一平面与第二平面之间，第二导电层242通过第二导电端子232、第四导电线221以及第一导电柱250与第三导电线222电连接。

第一导电层和第二导电层的组成材料包括：导电材料。例如：钨、铜、铝或者多晶硅等。第一导电层和第二导电层的组成材料可以相同，也可以不同。

在一些实施例中，第一导电层的平面尺寸大于第一导电线的平面尺寸，第二导电层的平面尺寸大于第四导电线的平面尺寸。

以第一导电层为例，对平面尺寸进行说明。第一导电层的平面尺寸可包括第一导电层的宽度(例如，沿x方向的长度)、第一导电层的长度(例如，沿y方向的长度)或第一导电层的横截面积(例如，在xoy平面的投影面积)。

在实际的半导体器件的制作过程中，第一导电线、第一导电柱以及第四导电线的平面尺寸(例如，xoy平面的横截面积)都较小，在探针扎针的过程中，第一导电线、第一导电柱以及第四导电线难以为探针提供较大的着陆面积。

本公开实施例中，通过设置第一导电层的平面尺寸大于第一导电线的平面尺寸，第二导电层的平面尺寸大于第四导电线的平面尺寸，在测试过程中，可为探针扎针提供较大的着陆面积。

在一些实施例中，参照图2b所示，测试结构200还包括：

金属互连结构260；其中，第一导电层241通过金属互连结构260与衬底电连接。

示例性地，参照图2b所示，衬底270包括：至少一个有源区(图2b中PN结)，第一导电层241通过金属互连结构260与衬底的有源区电连接。

需要强调的是，在存储单元上方形成金属互连层的同时，可同步形成金属互连结构。

金属互连结构的组成材料包括：导电材料。例如：钨、铜、铝或者多晶硅等。

在一些实施例中，相邻的两个第二导电线之间的距离相等。

示例性地，参照图2a所示，多个第二导电线212沿y方向以等间距的方式设置。

相关技术中，通过双重图案化(double pattern)工艺形成第二导电线以及第三导电线。具体地，通过第一次图案化曝光、显影、刻蚀以及沉积工艺形成间隔设置的多个第二导电线，通过第二次图案化曝光、显影、刻蚀以及沉积工艺，在相邻的两个第二导电线之间形成第三导电线。

可以理解的是，若相邻的两个第二导电线之间的距离大小各异(即多个第二导电线以非等间距的方式设置)，会导致其中某两个相邻的第二导电线之间的间距过小，另两个相邻的第二导电线之间的间距过大，不利于刻蚀、沉积形成第三导电线。

本公开实施例中，通过设置相邻两个第二导电线之间的距离相等，有利于在相邻的两个第二导电线之间形成第三导电线。

在一些实施例中，每个第三导电线位于相邻的两个第二导电线的居中位置。

示例性地，参照图2a所示，第三导电线222位于相邻的两个第二导电线212的居中位置。

可以理解的是，在相邻的两个第二导电线之间的距离相等，每个第三导电线位于相邻的两个第二导电线的居中位置时，多个第二导电线和多个第三导电线沿y方向以等间距的方式交替设置。

示例性地，可通过第一次图案化曝光、显影、刻蚀以及沉积工艺，在第一平面内形成等间距设置的多个第二导电线，可通过第二次图案化曝光、显影、刻蚀以及沉积工艺，在第一平面内相邻的两个第二导电线的居中位置形成第三导电线。

在一些实施例中，在第一平面内相邻的两个第二导电线之间形成第三导电线之后，形成第一导电柱之前，对多个第二导电线和多个第三导电线执行电性检测，获得检测结果，基于检测结果中第三导电线呈现的图像，对半导体器件进行漏电分析。

示例性地，可基于电压衬度检测的原理，在扫描电子显微镜下，检测该多个第二导电线和多个第三导电线，获得电压衬度图像。当相邻的两个第二导电线之间的第三导电线呈现亮色时，确定该第三导电线漏电。

本公开实施例中，在形成第一导电柱之前，对半导体器件进行检测，无需破坏半导体器件的结构即可完成检测，可以实现在线检测，并及时的反馈检测结果，优化工艺参数，检测合格的半导体器件可以进入下一道工序。

图3是根据一示例性实施例示出的一种半导体器件的漏电分析方法的流程示意图，半导体器件包括上述实施例中任一项的测试结构，所述方法包括如下步骤：

S110：去除位于第二平面内的第四导电线，直至显露第一导电柱；

S120：对第一导电柱执行电性检测，获得第一检测结果；

S130：基于第一检测结果中第一导电柱呈现的图像，对半导体器件进行漏电分析。

图4a至图4e是根据一示例性实施例示出的一种半导体器件的漏电分析方法的结构示意图，下面将结合图3、图4a至图4e对本公开再做进一步详细的说明。

首先，参照图4a和图4b所示，执行步骤S110：去除位于第二平面内的第四导电线221，直至显露第一导电柱250。

示例性地，参照图4a所示，测试结构包括位于第一平面内的第一导电线、第二导电线和第三导电线，位于第二平面内的第四导电线221，以及覆盖上述导电线的金属层间介质层。

示例性地，通过平坦化处理去除位于第二平面内的第四导电线221、第二导电端子232以及第二导电层242，直至显露第一导电柱250，形成如图4b所示的结构，图4c示出了图4b中的结构在xoy平面的投影图。可以理解的是，第一导电柱250与第三导电线222在xoy平面的投影的部分重合。

平坦化处理包括：刻蚀处理或抛光处理。例如，等离子体刻蚀、化学机械抛光。

接下来，参照图4c所示，执行步骤S120：对第一导电柱250执行电性检测，获得第一检测结果；执行步骤S130：基于第一检测结果中第一导电柱250呈现的图像，对半导体器件进行漏电分析。

示例性地，可基于电压衬度检测的原理，在扫描电子显微镜下，检测图4c所示出的多个第一导电柱250，获得多个第一导电柱250的电压衬度图像。

示例性地，可根据该电压衬度图像中多个第一导电柱250的电压对比度，对半导体器件进行漏电分析。

本公开实施例中，通过利用上述实施例中错层设置的测试结构对半导体器件进行漏电分析，由于第四导电线与第一导电结构以及第三导电线位于不同平面，在去除第四导电线以进行失效分析的过程中，不会对第一导电结构以及第三导电线造成破坏，减小对失效分析结果准确性的影响。

在一些实施例中，上述步骤S130，包括：

第一检测结果中第一导电柱呈现亮色，对应于与第一导电柱电连接的第三导电线漏电；

第一检测结果中第一导电柱呈现暗色，对应于与第一导电柱电连接的第三导电线不漏电。

示例性地，参照图4c所示，第一导电柱250'呈现亮色，对应于与第一导电柱250'电连接的第三导电线222'漏电。第一导电柱250呈现暗色，对应于与第一导电柱250电连接的第三导电线222不漏电。

需要强调的是，正常情况下，在去除位于第二平面内的第四导电线后，第一导电柱以及与第一导电柱电连接的第三导电线处于浮置状态，表面的电荷不能被导走，呈现暗色的衬度，第二导电线表面的电荷可通过第一导电线被导走，呈现亮色的衬度。即第一检测结果中第一导电柱呈现暗色时，与第一导电柱电连接的第三导电线不漏电，交替设置的第二导电线和第三导电线以亮暗条纹的方式交替设置。

当检测结果中第一导电柱呈现亮色时，对应于与第一导电柱电连接的第三导电线漏电，即第三导电线与第二导电线接触，表面的电荷可通过第二导电线以及第一导电线被导走，测试结构中出现连续的三条亮色条纹(参照图4c所示)，位于相邻的第二导电线之间呈亮色的第三导电线漏电。

在一些实施例中，在第一检测结果指示与第一导电柱电连接的第三导电线漏电时，上述方法还包括：

去除与漏电的第三导电线电连接的第一导电柱，形成凹槽；其中，凹槽的侧壁显露漏电的第三导电线相对远离第一导电线的端部；

对漏电的第三导电线执行电性检测，获得第n个第二检测结果；其中，n为自然数；

当第n个第二检测结果指示剩余的第三导电线漏电时，沿朝向第一导电线的方向去除漏电的第三导电线的部分区域，以将凹槽的宽度从第n宽度增大为第(n+1)宽度，并对剩余的第三导电线执行电性检测，获得第(n+1)个第二检测结果；

当第(n+1)个第二检测结果指示剩余的第三导电线不漏电时，根据凹槽的第n宽度和第(n+1)宽度，确定第三导电线发生漏电的区域。

示例性地，参照图4d所示，在第一检测结果指示与第一导电柱250'电连接的第三导电线222'漏电时，去除与漏电的第三导电线222'电连接的第一导电柱250'，形成凹槽280(图中虚线仅为示意)，凹槽280的侧壁显露漏电的第三导电线222'相对远离第一导电线的端部。

示例性地，参照图4e所示，可通过刻蚀形成沿y方向延伸的凹槽280，凹槽280的侧壁分别显露第二导电线和第三导电线相对远离第一导电线的端部。

可以理解的是，参照图4c所示，由于第二导电线和第三导电线交叉设置，第二导电线和第三导电线在x方向上的投影存在不重合区域，在该不重合区域，第三导电线与第二导电线不接触，即第三导电线不会失效。

因此，可从第三导电线与第二导电线在x方向上的投影开始重合的区域进行检测，即当凹槽的侧壁开始显露第二导电线和第三导电线相对远离第一导电线的端部时，对剩余的的第三导电线222'执行电性检测，获得第1个第二检测结果，此时，凹槽的宽度即为第1宽度。

当第1个第二检测结果指示剩余的第三导电线漏电时，沿朝向第一导电线的方向去除漏电的第三导电线的部分区域，以将凹槽的宽度从第1宽度增大为第2宽度，并对剩余的第三导电线执行电性检测，获得第2个第二检测结果。当第2个第二检测结果指示剩余的第三导电线不漏电时，根据凹槽的第2宽度和第1宽度，确定第三导电线发生漏电的区域。

可以理解的是，通过增加凹槽沿x方向的宽度，可去除部分第三导电线和第二导电线，若发生漏电的区域位于该去除部分第三导电线和第二导电线中，则剩余第三导电线表面的电荷无法通过第二导电线以及第一导电线被导走，检测结果呈现明暗交替的条纹。

本公开实施例中，由于第一凹槽的侧壁显露第三导电线，通过增加第一凹槽的宽度，可减小第三导电线的长度，获得第三导电线中不同区域的电性检测结果，根据第三导电线中不同区域的电性检测结果，准确的定位第三导电线中发生漏电的区域。

在一些实施例中，上述方法还包括：

当第(n+1)个第二检测结果指示剩余的第三导电线漏电时，再次沿朝向第一导电线的方向去除漏电的第三导电线的部分区域，以将凹槽的宽度从第(n+1)宽度增大为第(n+2)宽度，并对剩余的第三导电线执行电性检测，获得第(n+2)个第二检测结果。

示例性地，当第2个第二检测结果指示剩余的第三导电线漏电时，再次沿朝向第一导电线的方向去除漏电的第三导电线的部分区域，以将凹槽的宽度从第2宽度增大为第3宽度，并对剩余的第三导电线执行电性检测，获得第3个第二检测结果。

当第3个第二检测结果指示剩余的第三导电线漏电时，沿朝向第一导电线的方向继续去除漏电的第三导电线的部分区域，以将凹槽的宽度从第3宽度增大为第4宽度，并对剩余的第三导电线执行电性检测，获得第4个第二检测结果。当第3个第二检测结果指示剩余的第三导电线不漏电时，根据凹槽的第3宽度和第2宽度，确定第三导电线发生漏电的区域。

在一些实施例中，电性检测包括：电压衬度检测或电子束检测。

本公开实施例中，在对半导体器件进行失效分析时，只需去除位于第二平面内的第四导电线，即可通过电压衬度检测定位测试结构中的失效位置，也可实现在线的检测，及时的反馈检测结果，相较于破坏半导体器件的结构定位失效点，有利于节约测试时间、降低测试成本。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体器件的测试结构，其特征在于，包括：

第一导电结构，包括：位于第一平面内的第一导电线和多个第二导电线；其中，每个所述第二导电线分别垂直于同一条所述第一导电线，且每个所述第二导电线的一端与同一条所述第一导电线电连接，任意相邻两条所述第二导电线的另一端之间彼此间隔；

第二导电结构，包括：位于所述第一平面内的多个第三导电线和位于第二平面内的第四导电线；其中，每个所述第三导电线位于相邻的两个所述第二导电线之间，所述第三导电线分别与所述第一导电线以及所述第二导电线电绝缘，所述第二平面与所述第一平面不同；

第一导电柱，电连接所述第三导电线和所述第四导电线。

2.根据权利要求1所述的测试结构，其特征在于，所述测试结构还包括：

第一导电层，位于所述第一平面内，通过所述第一导电线与多个所述第二导电线分别电连接；

第二导电层，位于所述第二平面内，通过所述第四导电线以及多个所述第一导电柱与多个所述第三导电线分别电连接。

3.根据权利要求2所述的测试结构，其特征在于，所述测试结构还包括：

金属互连结构；其中，所述第一导电层通过所述金属互连结构与衬底电连接。

4.根据权利要求1所述的测试结构，其特征在于，相邻的两个所述第二导电线之间的距离相等。

5.根据权利要求1所述的测试结构，其特征在于，

每个所述第三导电线位于相邻的两个所述第二导电线的居中位置。

6.一种半导体器件的漏电分析方法，其特征在于，所述半导体器件包括如权利要求1至5任一项所述的测试结构，所述方法包括：

去除位于所述第二平面内的所述第四导电线，直至显露所述第一导电柱；

对所述第一导电柱执行电性检测，获得第一检测结果；

基于所述检测结果中所述第一导电柱呈现的图像，对所述半导体器件进行漏电分析。

7.根据权利要求6所述的方法，其特征在于，所述基于所述检测结果中所述第一导电柱呈现的图像，对所述半导体器件进行漏电分析，包括：

所述检测结果中所述第一导电柱呈现亮色，对应于与所述第一导电柱电连接的所述第三导电线漏电；

所述检测结果中所述第一导电柱呈现暗色，对应于与所述第一导电柱电连接的所述第三导电线不漏电。

8.根据权利要求7所述的方法，其特征在于，在所述第一检测结果指示与所述第一导电柱电连接的所述第三导电线漏电时，所述方法还包括：

去除与漏电的所述第三导电线电连接的所述第一导电柱，形成凹槽；其中，所述凹槽的侧壁显露漏电的所述第三导电线相对远离所述第一导电线的端部；

对漏电的所述第三导电线执行所述电性检测，获得第n个第二检测结果；其中，n为自然数；

当所述第n个第二检测结果指示剩余的所述第三导电线漏电时，沿朝向所述第一导电线的方向去除漏电的所述第三导电线的部分区域，以将所述凹槽的宽度从第n宽度增大为第(n+1)宽度，并对剩余的所述第三导电线执行所述电性检测，获得第(n+1)个第二检测结果；

当所述第(n+1)个第二检测结果指示剩余的所述第三导电线不漏电时，根据所述凹槽的所述第n宽度和所述第(n+1)宽度，确定所述第三导电线发生漏电的区域。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

当所述第(n+1)个第二检测结果指示剩余的所述第三导电线漏电时，再次沿朝向所述第一导电线的方向去除漏电的所述第三导电线的部分区域，以将所述凹槽的宽度从所述第(n+1)宽度增大为第(n+2)宽度，并对剩余的所述第三导电线执行所述电性检测，获得第(n+2)个第二检测结果。

10.根据权利要求6至9任一项所述的方法，其特征在于，所述电性检测包括：电压衬度检测或电子束检测。

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