TWI513989B - 半導體裝置 - Google Patents

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TWI513989B TW103106431A TW103106431A TWI513989B TW I513989 B TWI513989 B TW I513989B TW 103106431 A TW103106431 A TW 103106431A TW 103106431 A TW103106431 A TW 103106431A TW I513989 B TWI513989 B TW I513989B
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Description

半導體裝置
本發明係關於一種半導體裝置及其檢查方法。尤其是，本發明係關於一種可高靈敏度且短時間檢測動態隨機存取記憶體(DRAM)、快閃記憶體(Flash Memory)、邏輯LSI(大型積體電路)等各種的Si LSI(矽大型積體電路)、與該等Si LSI中起因於配線寬度或接觸直徑之尺寸不良所發生的配線短路不良、配線斷路不良、自我整合接觸部短路不良等缺陷的半導體裝置之構造及其檢查方法。
以往，有各種用以檢測於半導體裝置之配線所發生之電性不良的提案。其一例為日本專利特開平11-27066號公報及特開2000-223540號公報中所記載的電位對比法，用第1圖說明之。第1圖中，半導體裝置具有在基板S上將延伸於X方向之複數條配線401a至401k、402a至402k互相平行排列於Y方向的構造。如圖所示，該等交互並排的配線中，第1組配線401a至401k與第2組配線402a至402k被配置在X方向不同的位置，亦即，第2組配線402a至402k較突出於圖之下側，該突出之端部彼此間連接在提供有指定電位之供電用的一條配線403。另一方面，第1組配線401a至401k則分別處於浮動電位。
當一面對該種構造之半導體裝置照射電子束，一面使半導體裝置與電子束相對地朝Y方向移動並掃描半導體裝置，而在未發生電性不良時，第2組配線402a至402k之電位就被固定在事先被提供之指定電位而不變化。另一方面，呈浮動狀態之第1組配線401a至401k的電位，由於只有相當於「照射所得之電子量」-「被發射之2次電子量」的量發生變動，所以從第1組配線401a至401k發射之二次電子量與從第2組配線402a至402k發射之電子量不同。因而，藉由檢測該種發射二次電子量之變化(亦即差)，即可將處於浮動電位之配線與處於固定電位之配線分離抽出。將之稱為電位對比法(VC法)。
因此，當處於浮動電位之第1組配線中之一條配線，例如配線401d，與其相鄰的處於固定電位之配線402c短路時，該浮動電位之配線401d的電位變成固定電位。因而，如上所述當以電子束掃描時，從配線401d發射之二次電子量，變成與來自包夾配線401d之固定電位的配線402c、402d之發射二次電子量相同。藉此，即可將配線401d與位於其他浮動電位之配線分離抽出，且可檢測出哪條配線與鄰接之配線短路。
從上面之說明中可理解，對於第1圖所示之構造的半導體裝置，電位對比法係有效用在檢測短路之發生。但是，為了檢測短路之發生，在每隔一條所配置之浮動電位的配線中，需要可檢測出起因於與鄰接之固定電位的配線間之短路而使發射二次電子量變化之部分的能力，即僅能判別從相鄰之配線發射的二次電子量之變化的檢測分解能力。換句話說，在顯示被發射之二次電子的像時，若為正常的半導體裝置，則由於電位對比之較高 部分與較低部分交互並排，所以在顯示裝置會以明、暗、明、暗、明、暗、…之形態，顯示亮的部分與暗的部分之交互重複。相對於此，在一部分發生短路時，明暗規則性之重複就會亂掉，例如，顯示明、暗、暗、暗、明、暗、…之不規則的變化。因而，為了有效實施電位對比法，至少需要可辨識從明到暗、或從暗到明之變化程度的檢測分解能力。
然而，半導體裝置之配線間距已逐年縮小，另一方面，檢測分解能力也不得不隨之不斷地變小。結果，有電性不良之檢測速度逐年變慢的問題。
第2圖係顯示檢測電性缺陷用之其他手法。該圖，係顯示在測試元件群(TEG：Test Element Group)區域404中週期性且二次元地配置有連接第1層與第2層之間的複數個接觸(contact接觸點，簡稱為接觸)405之構造。在該等多數個接觸405的一部分406有導通不良的情況時，為了將之檢測出，照射檢測一個接觸所足夠之調細的電子束EB，且依序掃描全部的接觸405。在該掃描中當有導通不良之接觸406時，就會在該接觸406發生因導通不良所造成的表面電位之差，故而，來自該接觸之二次電子的發射量與來自正常的接觸之二次電子的發射量不同。因此，藉由檢測該二次電子之發射量的差異以檢測出導通不良之接觸。
但是，如此照射電子束EB並逐個依序測試接觸的方法，由於係依較細的電子束EB進行掃描，所以有為了掃描整個半導體而需要顯著較長時間的問題。
為了改善該問題而提案的方法，係第3圖(A)、(B)及(C)所示的構造。該等圖所示之構造，係在TEG區域411中週期 性且二次元地排列有複數個穿孔(via)412，且相鄰接之二個穿孔間以上層配線來連接而構成一個組，而且，各組之各個穿孔係經由下層配線與鄰組之穿孔相鄰接的構造。具體而言，如第3圖(B)及(C)所示，相鄰之穿孔4121 、4122 成為一個組，其間藉由上層配線413來連接。另外，在(A)中，以黑粗線表示連接穿孔間之上層配線413的一部分。一方之穿孔4121 係經由下層配線414而與左鄰之組的穿孔中較近的穿孔4123 連接，另一方之穿孔4122 則經由下層配線415而與右鄰之穿孔中較近的穿孔4124 連接。穿孔4123 及穿孔4124 分別連接在左端之配線416及右端之配線417。另外，下層左端之配線418係經由接觸419連接在Si(矽)基板並處於接地電位。
第3圖(A)、(B)、(C)所示之半導體構造的情況，當有導通不良之穿孔(圓圈所圍住之部分)時，電性連接該穿孔之全部的配線會受到導通不良之影響。例如，如第3圖(B)、(C)所示在穿孔以配線連接在列方向(面向圖式左右之方向)的構造之情況，當一個穿孔有導通不良時，其左側全部(或右側全部)的穿孔與連接此之配線中，二次電子發射率會發生變化。因而，連接處於接地電位之配線418的配線416、413雖處於接地電位，但是從導通不良之穿孔的部位算起較靠右側之配線417會變成斷路電位。因此，如圖所示，當以電子束EB掃描橫切上層配線413之方向時，包含導通不良之穿孔在內的列之配線電位與正常配線的電位不同，因而二次電子發射率由於亦與其他的配線不同，所以會知道該種二次電子發射率之變化，藉此可檢測出有不要之穿孔的列。
如此，在第3圖(A)、(B)、(C)所示之構造中，應檢 測出二次電子發射率的部分之面積，由於比第2圖之情況大，所以檢測二次電子發射率之變化用的電子束，因可使用比第2圖中所使用之電子束之寬度較寬者，故可縮短整個半導體之檢測時間。但是，利用第3圖(A)、(B)、(C)加以說明的習知檢查方法，雖然在提高檢測靈敏度、提高檢查速度方面可達預定效果，但是無法充分對應Si LSI製造中往前推進之晶圓的大面積化、或每2至3年之細微化，而必須更加提高檢查靈敏度及檢查速度。
本發明係為了解決上述課題而提案者，本發明之一個目的，係在於提供一種具有可高靈敏度且高速檢測電性不良圖案之半導體裝置及其檢查方法。本發明之另一目的，係在於提供一種為了提高檢查靈敏度及檢查速度而藉由將導電不良檢測用導電部分離配置於左右以緩和配線間距且增加寬度之構造的半導體裝置、及檢查該半導體裝置用的方法。本發明之更另一目的，係在於提供一種具有不僅進行短路不良之有無的檢測，亦可進行耐短路尺寸裕度(margin)、耐斷線尺寸裕度、耐導通不良裕度等各種檢查之構造的半導體裝置及其檢查方法。
上述諸項目的可依本發明而獲得解決，達成技術進步。
本發明在一個態樣中，提供一種半導體裝置，係具有如下構造：即具備包含在第1層以預定間隔排列於列(row)方向之複數條第1配線的一對列配線，且將上述第1配線端部，經由穿孔，連接在以預定間隔排列於第2層之第2配線的構造，而上述第1配線與上述第2配線為同電位者，該半導體裝置具備：第 1導電部，連接於上述第1配線，該第1配線係位於上述一對列配線中之一方的列配線之上述列方向之第1端；及第2導電部，連接於上述第1配線，該第1配線係位於上述一對列配線中之另一方的列配線之上述列方向之第2端。
本發明在另一個態樣中，提供一種半導體裝置，係在第1層排列較長之一對列配線於列方向，而在第2層具備以與上述一對列配線之一方的端部重疊之方式形成於行方向的行配線者，且上述一對列配線中，將一方列配線之上述列方向的第1端連接在第1導電部，同時將第2端經由穿孔連接在上述行配線設為第1電位，在另一方列配線之上述列方向的第2端連接第2導電部，同時將該列配線設為第2電位。
較佳為，上述第1導電部及上述第2導電部之上述行方向的寬度，係上述第1配線之上述行方向的寬度之二倍以上，三倍以下。
較佳為，以電子束掃描上述第1導電部，接著以電子束掃描上述第2導電部，藉以檢測起因於該等導電部之電位差的二次電子發射量之變化，而檢測電性異常。
較佳為，上述電性異常係短路或斷路。
本發明在另一個態樣中，提供一種半導體裝置，係具備：第1對閘電極，其設於第1層，且在列方向較長；第2對閘電極，其設於上述第1層，且在列方向較長；第1自我整合接觸，其在上述第1對閘電極之閘電極間以預定間隔配置於列方向；第2自我整合接觸，其在上述第2對閘電極之閘電極間以預定間隔配置於列方向；第1列配線，其設在第2層，且與上述第 1自我整合接觸(self-aligned contact)電連接；第2列配線，其設在上述第2層，且與上述第2自我整合接觸電性連接；在上述第2層設於列方向之第1端，且將上述第1列配線與上述第2列配線設為第1電位的手段；第1導電部，其設在上述第2層，且於列方向之第2端連接在上述第1對閘電極；及第2導電部，其設在上述第2層，且於列方向之上述第2端連接在上述第2對閘電極；其中上述第1導電部及上述第2導電部係與上述第1電位不同的第2電位。
較佳為，上述第1導電部及上述第2導電部，具有與上述第1對閘電極及上述第2對閘電極對應的行(column)方向之寬度。
較佳為，上述第1層，具備一主動區域，該主動區域具有分別連接上述第1自我整合接觸及上述第2自我整合接觸之擴散層。
本發明在另一個態樣中，提供一種半導體裝置，係具備：梳齒狀之第1閘電極，其設於第1層，且在列方向較長；梳齒狀之第2閘電極，其設於上述第1層，且在列方向較長；第1自我整合接觸，其配置在上述第1閘電極之梳齒部分之間；第2自我整合接觸，其配置在上述第2閘電極之梳齒部分之間；第1列配線，其設在第2層，且與上述第1自我整合接觸電性連接；第2列配線，其設在上述第2層，且與上述第2自我整合接觸電性連接；在上述第2層設於列方向之第1端，且將上述第1列配線與上述第2列配線設為第1電位的手段；第1導電部，其在上述第2層設於列方向之第2端，且與上述第1列配線電性連接； 及第2導電部，其在上述第2層設於列方向之第2端，且與上述第2列配線電性連接；其中上述第1導電部及上述第2導電部係與上述第1電位不同的第2電位。
較佳為，上述第1導電部及上述第2導電部，具有與上述第1閘電極及上述第2閘電極對應的行方向之寬度。
較佳為，上述第1層，具備一直線狀或斷斷續續的列方向之主動區域，該主動區域具有分別連接上述第1自我整合接觸及上述第2自我整合接觸之擴散層。
本發明在更另一個態樣中，提供一種半導體裝置，係具備：第1對閘電極，其設於第1層，且在列方向較長；第2對閘電極，其設於上述第1層，且在列方向較長；一系列之第1位元接觸(bit contact)，其在上述第1對閘電極之間以預定間隔配置於列方向；一系列之第2位元接觸，其在上述第2對閘電極之間以預定間隔配置於列方向；一系列之第1主動區域，其形成於上述第1層，且其表面具有連接上述一系列之第1位元接觸中之相鄰的二個位元接觸之擴散層；一系列之第2主動區域，其形成於上述第1層，且其表面具有連接上述一系列之第2位元接觸中之相鄰的二個位元接觸之擴散層；一系列之第1配線，其電性連接上述一系列之第1位元接觸中之相鄰的二個位元接觸間；一系列之第2配線，其電性連接上述一系列之第2位元接觸中之相鄰的二個位元接觸間；第1導電部，其與上述一系列之第1位元接觸之中位於列方向之第1端的位元接觸電性連接；第2導電部，其與上述一系列之第2位元接觸之中位於列方向之第1端的位元接觸電性連接；第3導電部，其在上述第1對閘電極之列方向的 第2端與上述第1對閘電極電性連接；第4導電部，其在上述第2對閘電極之上述列方向的第2端與上述第2對閘電極電性連接；及設於上述第2層，且將上述一系列之第1配線、上述一系列之第2配線、上述第1導電部及上述第2導電部設為第1電位用的手段；其中上述第3導電部及上述第4導電部係與上述第1電位不同的第2電位。
較佳為，上述第1導電部、上述第2導電部、上述第3導電部及上述第4導電部，具有與上述第1對閘電極及上述第2對閘電極對應的行方向之寬度。
較佳為，以電子束掃描上述第1導電部與上述第2導電部，檢測起因於該等導電部之電位差的二次電子發射量之變化，藉以檢測上述半導體裝置之電性異常。
本發明在一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：字狀之第1配線，其具有平行之一對梳齒狀導體；及字狀之第2配線，其相對於上述第1配線配置成嵌套(nest)狀且具有平行之一對梳齒狀導體；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
本發明在另一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：字狀之第1配線，其具有平行之梳齒狀導體；及直線狀之第2配線，其配置於上述平行之梳齒狀導體之間；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
本發明在另一個態樣中，提供一種半導體裝置，係 具備基本配線圖案，該基本配線圖案具有：梳子狀之第1配線，其具有平行之複數個梳齒狀導體；及第2配線，其具有平行之複數個梳齒狀導體，且相對於上述第1配線配置成嵌套狀；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
較佳為，上述第1配線被電性接地，而上述第2配線處於浮動電位。
本發明在更另一個態樣中，提供一種半導體裝置，係具備具有字狀配線之基本配線圖案，該配線具有平行之梳齒狀導體，在一方之上述梳齒狀導體之端部提供預定電位，而可檢測出配線斷路。
本發明在更另一個態樣中，提供一種半導體裝置，係具備具有曲折狀配線之基本配線圖案，且將該配線設定於預定電位而可檢測出配線斷路。
本發明在更另一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：曲折狀之第1配線，其具有複數個平行之導體；及第2配線，其為相對於上述第1配線配置成嵌套狀之梳子狀的第2配線，且使上述第2配線之梳齒狀導體，位於上述第1配線之相對向的導體之間所構成；其中將上述第1配線與上述第2配線設為電性不同的電位而可檢測配線間之短路與配線斷路。
本發明在更另一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：梳子狀之第1配線，其具有平行之複數個梳齒狀導體；第2配線，其為具有複數個平 行之導體的曲折狀之第2配線，且使至少一對之上述導體，位於上述第1配線之相對向的梳齒狀導體之間所構成；及梳子狀之第3配線，其具有延伸於與上述第1配線之梳齒狀導體相反的方向且位於上述第2配線之相對向的導體之間的平行之複數個梳齒狀導體；其中將上述第2配線設為預定電位，將上述第1配線與上述第3配線設為與上述預定電位不同的電位而可檢測配線間之短路與配線斷路。
本發明在更另一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：梳子狀之第1配線，其具有平行之複數個梳齒狀導體；及第2配線，其連接相對於上述梳齒狀導體呈交互配置之複數個直線狀導體之相鄰的至少二個導體之間；其中將上述第1配線設為預定電位，將上述第2配線設為與上述預定電位不同的電位而可檢測配線間之短路。
本發明在更另一個態樣中，提供一種半導體裝置，係具備基本配線圖案，該基本配線圖案具有：曲折狀之第1配線，其具有平行之複數個導體；及第2配線，其係具備複數個字狀導體之第2配線，各自之上述字狀導體，以與上述第1配線之長度方向相關地，從兩側包夾上述第1配線之一對相對向的上述導體之方式配置所構成；其中將上述第1配線設為預定電位，將上述第2配線設為與上述預定電位不同的電位而可檢測配線間之短路與配線斷路。
本發明在更另一個態樣中，提供一種半導體裝置，其具備基本配線圖案，該基本配線圖案，具有一個以上之穿孔鏈，該穿孔鏈之構造係將形成於第1層之二個相鄰接之導體所相對的 端部間，經由接觸及形成於第2層之導體而相互連接者，且將該穿孔鏈設為預定電位而可檢測穿孔之導通不良。
較佳為，上述半導體裝置係具備以形成曲折狀之線的方式配置上述穿孔鏈的基本配線圖案。
較佳為，複數個上述穿孔鏈被排列在直線上，而保持於預定電位之至少一個參考列係與上述配線圖案相鄰接而設。
較佳為，上述基本配線圖案具有配置於n列m行之配線圖案。
較佳為，檢查上述半導體裝置時所使用的檢查裝置之最少像素尺寸係為配線間距。
較佳為，檢查上述半導體裝置時所使用的檢查裝置之最大像素尺寸，係為檢查用電子束之掃描方向中的基本配線圖案之尺寸或是在該掃描方向中出現於基本配線圖案的相同圖案之尺寸。
本發明在一個態樣中，提供一種半導體裝置，係具備由具有處於接地電位之配線與處於浮動電位之配線的二個以上之TEG所組成的TEG群者，且在各自之上述TEG中將上述配線之線寬及間隔設為相同，且在不同之上述TEG間使上述配線之線寬與間隔中之任一方互為不同。
本發明在另一個態樣中，提供一種半導體裝置，係具備由分別具有處於預定電位之至少二條配線的二個以上之TEG所組成的TEG群者，且在各自之上述TEG中將上述配線之線寬及間隔設為相同，且在不同之上述TEG間使上述配線之線寬與間隔中之任一方互為不同。
本發明在更另一個態樣中，提供一種半導體裝置，係具有形成於絕緣層之第1面的第1層、及形成於與上述第1面相對向之第2面的第2層者，且具備二個以上之TEG的TEG群，該TEG具有：第1列配線，其形成於上述第1層，且具有以預定間隔排列於列方向之複數條配線；第2列配線，其具有以與上述第1列配線重疊，且包含上述複數條配線所鄰接之端部的方式形成於上述第2層之複數條配線；及穿孔或接觸等之導電體，其用以電性連接上述第1列配線中之配線與上述第2列配線中之配線；其中在不同之TEG間使上述導電體之直徑或相互間隔不同。
較佳為，上述半導體裝置，係對各自之上述TEG照射電子束，從上述TEG發射二次電子，根據被發射的上述二次電子之量，利用電位對比法，檢測上述TEG中之配線不良部位的有無來藉以檢查。
較佳為，上述半導體裝置，係更實施使各自事先記憶上述TEG的配線間距之步驟、及各自自動檢測上述TEG的配線間距之步驟中的任一個步驟；且使用事先記憶之上述配線間距或自動被檢測出之上述配線間距來連續地檢測配線不良部位來藉以檢查。
較佳為，上述半導體裝置，係在晶圓上檢查複數個上述TEG群，在各自之每一上述TEG群，求出各TEG之設計尺寸與良率之關係來藉以檢查。
較佳為，在上述良率比預定值小時判定上述半導體裝置為不良。
較佳為，從上述TEG群中選定代表TEG，且就該代 表TEG測定良率。
較佳為，各自之上述TEG的尺寸，具有相當於設計尺寸±容許裕度的值。
本發明在一個態樣中，提供一種半導體裝置，係具備包含至少一個TEG之配線圖案，該TEG具備以一端互為相向之方式相對於軸線而對稱且平行地排列的複數條配線，上述複數條配線中，每隔一條之配線的另一端被接地，其餘配線則處於浮動電位。
本發明在一個態樣中，提供一種半導體裝置，係具備包含至少一個TEG之配線圖案，該TEG具備以一端互為相向之方式相對於軸線而對稱且平行地排列的複數條配線，且上述複數條配線之另一端連接在接地電極。
較佳為，上述複數條配線設在第1配線層，上述接地電極設在與上述第1配線層不同之第2配線層，且利用穿孔連接上述複數條配線與上述接地電極之間。
較佳為，上述半導體裝置更具備被設於以上述軸線為中心之預定寬度的區域，且處於接地電位或浮動電位之配線。
較佳為，複數個上述TEG具備被排列於預定方向之配線圖案。
較佳為，2之倍數個或是2之乘冪個的上述TEG被排列於上述預定方向。
較佳為，複數個上述TEG之線寬、線間距離等之設計參數互為不同，且與依電位對比檢查時之電子束掃描方向相關地以斷線不良之發生頻度低的順序，排列複數個上述TEG。
較佳為，上述複數個TEG配置在複數個配線層，而配置於同一配線層之TEG係與依電位對比檢查時之電子束掃描方向相關地連續配置。
較佳為，在配置於同一配線層之上述TEG之一方側或是另一方側或是其雙方，與依電位對比檢查時之電子束掃描方向相關地配置斷線不良之發生頻度低的TEG。
較佳為，在配置於同一配線層之上述TEG包含短路不良檢測用TEG與斷線不良檢測用TEG的情況，將上述短路不良檢測用TEG，與依電位對比檢查時之電子束掃描方向相關地配置在上游側。
較佳為，將上述TEG，配置在與上述電子束之曝光場內之上述軸線平行的方向或垂直的方向之切割區域。
較佳為，上述半導體裝置更具備包圍住上述配線圖案之周圍的接地配線。
較佳為，上述半導體裝置，係在包含上述軸線與上述複數條配線所相對向之端部的預定寬度之區域照射電子束，且根據與從該區域發射之二次電子量對應的電位對比信號而檢測不良部位來藉以檢查。
較佳為，上述半導體裝置，係利用上述電子束，在與上述軸線平行之方向且依次錯開位置而進行掃描，且根據與響應電子束之照射而發射之二次電子量對應的電位對比信號連續地檢測不良部位。
較佳為，在以預定間隔位於與上述軸線垂直之方向的複數個區域同時照射電子束而連續地檢測不良部位。
較佳為，與上述TEG之上述軸線垂直的方向中之寬度，除以與上述電子束之上述軸線垂直的方向中之寬度的值，係為2之倍數或2之乘冪。
較佳為，依在垂直於上述軸線之方向具有第1寬度的上述電子束進行掃描上述半導體裝置，以檢測存在有不良之上述TEG；接著，依在垂直於上述軸線之方向具有比上述第1寬度小之第2寬度的上述電子束，進行被檢測出不良之上述TEG的掃描。
較佳為，與上述TEG之上述軸線垂直的方向中之寬度除以上述第1寬度的值，係為2之倍數或2之乘冪；上述第1寬度除以上述第2寬度的值，係為整數、2之倍數或2之乘冪。
較佳為，不用掃描形成有上述配線圖案之區域外地進行電子束之掃描。
本發明之上面所述及其他之目的以及特徵，一面參照所附圖式而一面閱讀以下之詳細說明時就可更加明瞭。
1至3‧‧‧配線
4、5‧‧‧下層配線
6至8‧‧‧第1層配線
9、10‧‧‧第2層配線
11、12‧‧‧接地電極
13‧‧‧穿孔
14、15‧‧‧導電部
S‧‧‧半導體裝置
EB‧‧‧電子束
TEG‧‧‧測試元件群
U‧‧‧基本配線圖案
第1圖係顯示習知半導體裝置之配線圖案圖。
第2圖係說明檢測電性不良之習知手法用的示意圖。
第3圖係說明檢測電性不良之另一習知手法的示意圖；(A)及(B)係顯示半導體裝置之構造用的示意圖；(C)為沿著(B)中之線X-X的剖面圖。
第4圖係概略顯示本發明半導體裝置之第1實施方式的示意圖。
第5圖(A)及(B)係概略顯示本發明半導體裝置之第2實施方式的示意圖。
第6圖係概略顯示習知DRAM之位元接觸與閘電極之構造的示意圖。
第7圖(A)及(B)係概略顯示本發明半導體裝置之第3實施方式的示意圖。
第8圖(A)、(B)及(C)係概略顯示本發明半導體裝置之第4實施方式的示意圖。
第9圖(A)及(B)係概略顯示本發明半導體裝置之第5實施方式的示意圖。
第10圖(A)及(B)係概略顯示本發明半導體裝置之第6實施方式的示意圖。
第11圖(A)至(C)係概略顯示本發明半導體裝置之第7實施方式中之基本配線圖案的示意圖。
第12圖(A)及(B)係說明第7實施方式之動作用的示意圖。
第13圖係將第11圖之基本配線圖案配置於上下左右的示意圖。
第14圖係將第11圖之基本配線圖案配置於上下左右的示意圖。
第15圖係說明用以檢測第11圖之基本配線圖案之檢測分解能力用的示意圖。
第16圖說明用以檢測第11圖之基本配線圖案之檢測分解能力用的示意圖。
第17圖係概略顯示本發明半導體裝置之第8實施方式中之基 本配線圖案的示意圖。
第18圖(A)及(B)係概略顯示本發明半導體裝置之第9實施方式中之基本配線圖案的示意圖；(C)係說明配線斷路不良發生時之動作用的示意圖。
第19圖(A)係概略顯示本發明半導體裝置之第10實施方式中之基本配線圖案的示意圖；(B)及(C)係說明發生配線短路與斷路不良時之動作用的示意圖。
第20圖係概略顯示本發明半導體裝置之第11實施方式中之基本配線圖案的示意圖。
第21圖係概略顯示本發明半導體裝置之第12實施方式中之基本配線圖案的示意圖。
第22圖係說明第21圖所示之第12實施方式之動作用的示意圖。
第23圖係概略顯示本發明半導體裝置之第13實施方式中之基本配線圖案的示意圖。
第24圖係說明第23圖所示之第13實施方式中之短路發生時之動作用的示意圖。
第25圖係說明第23圖所示之第13實施方式中之斷路發生時之動作用的示意圖。
第26圖(A)係概略顯示本發明半導體裝置之第14實施方式中之基本配線圖案的示意圖；(B)係說明發生穿孔斷路時之動作用的示意圖。
第27圖係顯示第26圖所示之第14實施方式之一個變化例的示意圖。
第28圖係顯示第26圖所示之第14實施方式之另一個變化例的示意圖。
第29圖係概略顯示本發明半導體裝置之第15實施方式中之基本配線圖案的示意圖。
第30圖係顯示第29圖所示之第15實施方式之一個變化例的示意圖。
第31圖(A-1)至(A-3)係分別概略顯示用以測定本發明之耐短路尺寸裕度之配線短路檢測用TEG構造；(B)係一個TEG之剖面圖。
第32圖(A)係顯示在TEG沒有短路部位之情況所得的影像；(B)係顯示在TEG存在有短路部位之情況的影像。
第33圖(A-1)至(A-3)係分別概略顯示用以測定本發明之斷路裕度之配線斷線檢測用TEG構造的示意圖。
第34圖(A)係顯示從正常的TEG中所得之影像；(B)係TEG存在有斷線部位之情況的影像。
第35圖(A-1)、(A-2)及(A-3)係概略顯示用以測定本發明之穿孔或接觸之導通不良裕度用的TEG構造。
第36圖係顯示從具有與第33圖(A-1)至(A-3)所示之TEG群同樣功能的TEG群中所得的配線之線寬變化與各TEG之良率的關係圖表。
第37圖係記錄有代表TEG之良率變動與日期或批次編號的圖表。
第38圖係概略顯示本發明半導體裝置之第19實施方式的示意圖，其具備將電位相異之二種配線呈交互地且左右對稱地配置 的TEG。
第39圖係概略顯示本發明半導體裝置之第20實施方式的示意圖，其具備大規模配置第38圖所示之TEG的TEG。
第40圖係概略顯示本發明半導體裝置之第21實施方式的示意圖，其具備具有互為相對向之二對二對的配線之三個TEG區域。
第41圖係概略顯示本發明半導體裝置之第22實施方式的示意圖，其使第40圖所示之TEG發展者。
第42圖係概略顯示本發明半導體裝置之第23實施方式的示意圖，其具備虛設TEG。
第43圖係概略顯示本發明半導體裝置之第24實施方式的示意圖。
第44圖係概略顯示本發明半導體裝置之第24實施方式的示意圖。
第45圖係概略顯示本發明半導體裝置之第24實施方式的示意圖。
第46圖係概略顯示本發明半導體裝置之第24實施方式的示意圖。
以下，一面參照圖式一面詳細說明本發明半導體裝置之實施方式。透過圖式，相同或同樣的構成要素以相同的參照元件符號來指示。另外，以下之說明中，第1層與第2層係表示半導體裝置中之不同的層，例如，第1層指上層，第2層指下層。又，稱為左或右時，係面向圖式表示左或右的方向之意。
第4圖係顯示本發明半導體裝置之第1實施方式。 第4圖中，半導體裝置S具有週期性且二次元地排列多數個包含由穿孔連接上層配線與下層配線之穿孔鏈(via chain)的基本構造之半導體構造。亦即，半導體裝置S之基本構造包含以下之構成要素，第4圖中顯示二個基本構造。
(1)第1層，具有以預定間隔配置於列方向(第1圖中為左右方向)之複數條配線1、2、3的第1列配線，(2)形成於可連接第1層之配線1、2、3所相鄰端部間之位置的下層配線4、5，(3)具有與第1列配線平行地設於第1層，且以預定間隔配置於列方向之複數條配線6、7、8的第2列配線，(4)形成於可連接第1層之配線6、7、8所相鄰端部間之位置的第2層配線9、10，(5)在以與第1列配線及第2列配線之兩側端部重疊之方式形成於第2層之行方向上較長的接地電極11、12，(6)連接第1層之配線1、2、3、6、7、8之端部與第2層之配線4、5、9、10之端部間的穿孔13，(7)連接第1列配線中，位於左端之配線1，且比配線1、2、3之寬度寬的導電部14，及(8)連接第2列配線中，位於右端之配線8，且比列配線6、7、8之寬度寬的導電部15。
如此，在第1實施方式中，由於導電部14、15之配線間距為穿孔鏈之列配線之配線間距的一半，所以如第4圖所示，可將導電部14、15在行方向形成比列配線之寬度寬。因而，作為導電部14、15之設計規則，在可使用與穿孔鏈之配線相同的 設計規則之情況，又在列配線中之最少的配線寬度與最少的配線空間為相同之情況，導電部14、15就可形成具有最少配線寬度之三倍的配線寬度與最少空間。因此，當依電子束EB掃描導電部14、15時，與以往在較細之配線照射電子束以進行檢查的情況相較，由於從一個導電部發射之二次電子量增加三倍左右，所以大幅提高靈敏度。
本實施方式中，例如，在圖之圓圈所圍住之部位的穿孔發生導通不良的情況，以該穿孔為基準，從接地電極11靠左側之配線1、2與導電部14會變成浮動電位。因此，由於在接地電位之導電部與浮動電位之導電部二次電子發射率不同，所以顯示當以電子束EB掃描導電部14時，連接在包含導通不良之穿孔在內之列配線的導電部，與其他導電部不同的二次電子發射量。另一方面，由於相反側之導電部15處於接地電位，所以即使以電子束EB掃描導電部15，在導電部15之二次電子發射率上亦不會被認為有變動。如此，藉由調查來自導電部之二次電子發射量，即可特定存在有導電不良之穿孔的列配線。
其次，利用第5圖(A)及(B)說明本發明半導體裝置之第2實施方式。第2實施方式之半導體裝置S，具有週期性且二次元地排列包含以下構成要素之基本構造的構造，且第5圖中顯示二個基本構造。
(1)形成於第1層，由一條連續之配線21所構成的第1列配線，(2)與第1列配線平行地形成於第1層，且由一條連續之配線22所構成的第2列配線，(3)以與第1列配線及第2列配線的左端重疊之方式形成在第 2層於行方向的接地電極23，(4)將第1列配線之左端與接地電極23連接的穿孔24，(5)連接於第1列配線之右端的導電部25，(6)連接於第2列配線之左端的導電部26，第5圖(B)，係概略顯示沿著該圖(A)之線A-A的剖面示意圖，在Si基板27上形成有絕緣層(SiO2 層)28，在絕緣層28形成有列配線21、接地電極23、穿孔24。另外，元件符號29為連接接地電極23與Si基板27之接觸。
由於第2實施方式形成該種構造，所以當在本來應處於接地電位之列配線21發生斷線部位b時，因從斷線部位b靠近右側，即導電部23側之配線的電位會變成斷路電位(浮動電位)，所以在以電子束EB掃描導電部26時，在處於接地電位之導電部與處於斷路電位之導電部的二次電子發射量不同。藉由利用此，即可檢測本來應處於接地電位之列配線中的斷線之有無。即使在本實施方式中，由於在第1端及第2端之各個中於每隔一條之列配線形成導電部，所以該等之導電部與列配線相較其配線間距變成1/2，因而行方向之寬度為二倍寬，故可以最大3左右寬度的寬來佈局。因此，與以往相較，有二次電子發射量增大約三倍左右之優點。
更且，在相鄰之列配線間短路的情況，本來應為斷路電位之列配線會變成接地電位。藉由利用此，即可特定在哪裡發生短路。例如，在第5圖(A)所示之位置s發生短路時，本來應處於斷路電位之配線22會變成接地電位。因而，由於藉由以電子束EB掃描導電部26，即可知道來自形成在配線22之導電部26 的二次電子發射量，與來自形成在位於斷路電位之其他列配線之導電部的二次電子發射量不同，所以可特定有短路之列配線。
其次，就本發明應用於DRAM或NAND型快閃記憶體之例加以說明。首先，使用第6圖，就可能發生於該等記憶體上之導電不良加以說明。第6圖係顯示DRAM之記憶體陣列內之位元接觸周邊構造之一例的剖面圖，而NAND型快閃記憶體之記憶體陣列內之源極接觸的周邊構造亦為相同。第6圖中，在基板31形成有二個閘極絕緣膜32，在各自之閘極絕緣膜32上，疊層有構成閘電極之多晶矽層33與WSix層34以構成一對閘電極。更且，在該等閘電極之間，形成有供電至基板31上之擴散層35用的位元接觸36。另外，雖未圖示，但是位元線係經由接觸而連接位元接觸36之上面(與基板31相反側之面)。
在任一種記憶體陣列之情況，亦因將記憶體面積設為最少，故構成閘電極之多晶矽層33與疊層於其上之WSix層34被配置成最少空間，而由供電至閘電極間之擴散層35用的多晶矽等所構成的位元接觸36，係由所謂自我整合步驟程來形成。但是，自我整合步驟，容易在閘電極之上側層的WSix層34與位元接觸36之下面相接近的部位37處發生短路。又，即使在位元接觸36之底部的部位38中亦有擴散層35與多晶矽層33之間短路的危險。即使在該等部位37、38之哪個發生短路，閘電極之WSix層34亦會變成接地電位。
第7圖(A)及(B)係概略顯示用以有效檢測上面說明之短路發生部位的本發明半導體裝置之第3實施方式的示意圖。(A)係顯示構成半導體裝置S之基本構造的構成要素之相互位置 關係的示意圖；(B)係顯示沿著(A)中之線B-B的剖面圖。本實施方式之半導體裝置S，係以圖示之構造作為基本構造，具有週期性且二次元地排列多數個該基本構成的半導體構造。
如圖所示，半導體裝置S之基本構造具備以下構成要素。
(1)在較厚之SiO2 基板(或是STI(Shallow Trench Isolation，淺溝渠隔離)41上隔著閘極絕緣膜32所形成之列方向較細長的第1對閘電極42、43，(2)與第1對閘電極42、43平行而在基板41上隔著閘極絕緣膜32所形成之列方向較細長的第2對閘電極44、45，(3)以適當間隔形成於第1對閘電極42、43間的一系列之第1位元接觸361 ，(4)以適當間隔形成於第2對閘電極44、45間的一系列之第2位元接觸362 ，(5)由沿著第1對閘電極42、43之中心線所形成的第1列配線46、沿著第2對閘電極44、45之中心線所形成的第2列配線47、及連接該等列配線之右端間的導電部48所構成的位元線，(6)連接各自之第1位元接觸361 與第1列配線46的一系列之接觸491 ，(7)連接各自之第2位元接觸362 與第2列配線47的一系列之接觸492 ，(8)連接第1對閘電極42、43之左側端彼此間的導電部50，(9)連接第2對閘電極44、45之左端彼此間的導電部51，(10)以與導電部50重疊之方式形成，且具有與第1對閘電極 大致相同行方向之寬度的導電部52，(11)以與導電部51重疊之方式形成，且具有與第2對閘電極大致相同行方向之寬度的導電部53，(12)連接導電部52與導電部50之間的接觸541 ，(13)連接導電部53與導電部51之間的接觸542 。
第7圖中，正常狀態下位元線處於接地電位，全部的閘電極處於斷路電位。現在，如第7圖(B)所示，當在一方之閘電極43之上面與第1位元接觸361 接近的部位37發生短路時，本來應處於斷路電位之閘電極43會變成接地電位，因而，連接閘電極43之導電部52亦會變成接地電位。因此，當由電子束EB掃描導電部52、53時，處於接地電位之導電部52與處於斷路電位之導電部53，由於顯示不同之電壓對比，所以藉由利用該電壓對比，即可判定哪一條列配線發生短路。因此，只要製作一條有導電不良之列配線中的閘電極之剖面部即可特定不良閘電極，與以往相較可顯著縮短解析時間，且可提高解析效率。
第8圖(A)及(B)係概略顯示本發明半導體裝置之第4實施方式的示意圖；(A)係顯示構成半導體裝置S之基本構造的構成要素之相互位置關係的示意圖；(B)係沿著(A)中之線C-C的剖面圖。本實施方式，係以在梳齒延伸於行方向之形狀的閘電極，置換第7圖中所說明之第3實施方式的一對閘電極，藉此可對應新的目的。
第8圖之情況，半導體裝置S亦以圖示之構造作為基本構造，具有週期性且二次元地排列多數個該基本構造的構造。第4實施方式中，半導體裝置S之基本構造具備以下構成要 素。
(1)在較厚之SiO2 基板(或是STI(Shallow Trench Isolation，淺溝渠隔離)41上隔著閘極絕緣膜32形成梳齒狀之列方向較細長的第1閘電極61，(2)與第1閘電極61平行而在基板41上隔著閘極絕緣膜32形成梳齒狀之列方向較細長的第2閘電極62，(3)在第1閘電極61中，形成於相鄰之梳齒部分63、64間的一系列之第1位元接觸361 ，(4)在第2閘電極62中，形成於相鄰之梳齒部分間的一系列之第2位元接觸362 ，(5)由沿著第1閘電極61之中心線所形成的第1列配線46、沿著第2閘電極62之中心線所形成的第2列配線47、及連接該等列配線之右端間的導電部48所構成的位元線，(6)連接各自之第1位元接觸361 與第1列配線46的第1接觸491 ，(7)連接各自之第2位元接觸362 與第2列配線47的第2接觸492 ，(8)連接第1閘電極61之左端的導電部65，(9)連接第2閘電極62之左端的導電部66，(10)以與導電部65重疊之方式形成於第1層，且具有與第1閘電極61大致相同行方向之寬度的導電部67，(11)以與導電部66重疊之方式形成於第1層，且具有與第2閘電極62大致相同行方向之寬度的導電部68，(12)連接導電部65與導電部67之間的接觸691 ， (13)連接導電部66與導電部68之間的接觸692 。
在第8圖之第4實施方式中，位元接觸361 、362 與閘電極61、62之間的短路，以在閘電極之長度方向發生的機率較高。換句話說，在各自之位元接觸中發生短路機率較高的部位，係梳齒部分與位元接觸之間，例如，第8圖(B)以黑色圓圈所包圍住之部位37。因此，與第3實施方式同樣，在正常之狀態下當位元線處於接地電位，閘電極處於斷路電位時，任一個之位元接觸與閘電極之梳齒部分之間短路時，該閘電極就會變成接地電位，因而，由於連接該閘電極之導電部67或68會變成接地電位，所以當以電子束EB照射導電部67、68時，就可獲得因該等之導電部處於接地電位、或處於斷路電位而異的電壓對比。藉此，可特定在哪個閘電極發生短路。
以往，在利用電壓對比檢查，而判明在某個閘電極之何處發生短路時，為了要調查在何處之位元接觸發生短路，通常，進行將全部的位元接觸分割於上下且列方向，或是驅使聚焦離子束技術局部性地製作上下且列方向之剖面，並以二次電子顯微鏡(SEM)來觀察該剖面。但是，在此，若不製作全部的位元接觸之剖面則亦有發現不到導電不良之部位的情況，且需要龐大的時間與勞力。
第8圖所示之第4實施方式，由於係將閘電極之梳齒部分63、64配置於列方向，且以各自之位元接觸位於相鄰之梳齒部分之間的方式排列成一行，所以如上面所述般在藉由以電子束掃描導電部而知道有導電不良之字元(word)導體時，只要將該閘電極之剖面部製作一條即可，與以往相較可顯著縮短解析時 間，且可提高解析效率。
第9圖(A)及(B)係概略顯示本發明半導體裝置之第5實施方式的示意圖；(A)係顯示構成半導體裝置S之基本構造的構成要素之相互位置關係的示意圖；(B)係(A)中之沿線D-D的剖面圖。在第9圖(A)中，如已使用第3圖所說明般，在自我整合接觸中，有在閘電極之上部與下部的二個部位37、38發生短路的可能性。上部之短路可藉由使用第7圖及第8圖所示之實施方式來檢測。因此，第5實施方式，為了亦檢測如此下部之短路，而在第7圖之構造設置主動區域。
如第9圖(A)所示，半導體裝置S係具有以圖示之構造作為基本構造，週期性且二次元地排列多數個該基本構造的構造。第5實施方式中，半導體裝置S之基本構造具備以下構成要素。
(1)列方向較細長之第1對閘電極42、43，
(2)形成與第1對閘電極42、43平行，且於列方向較細長之第2對閘電極44、45，
(3)以適當間隔形成於第1對閘電極42、43之間的一系列之第1位元接觸361 ，
(4)以適當間隔形成於第2對閘電極44、45之間的一系列之第2位元接觸362 ，
(5)由沿著第1對閘電極42、43之中心線所形成的第1列配線46、沿著第2對閘電極44、45之中心線所形成的第2列配線47、及連接該等列配線之右端間的導電部48所構成的位元線，
(6)連接各自之第1位元接觸361 與第1列配線46的一系列之 接觸491 ，
(7)連接各自之第2位元接觸362 與第2列配線47的一系列之接觸492 ，
(8)連接第1對閘電極42、43之左端間的導電部50，
(9)連接第2對閘電極44、45之左端間的導電部51，
(10)以與導電部50重疊之方式所形成，且具有與第1對閘電極42、43大致相同行方向之寬度的導電部52，
(11)以與導電部51重疊之方式所形成，且具有與第2對閘電極44、45大致相同行方向之寬度的導電部53，
(12)連接導電部52與導電部50之間的接觸541 ，
(13)連接導電部53與導電部51之間的接觸542 。
(14)與各自之第1位元接觸361 之下端連接的第1擴散層351 ，
(15)與各自之第2位元接觸362 之下端連接的第2擴散層352 (未圖示)，
(16)表面具有第1擴散層351 及第2擴散層352 ，而且，在與第1對閘電極42、43及第2對閘電極44、45正交之方向形成於矽基板上的一系列之主動區域71。
第9圖中，在正常狀態下位元線係處於接地電位，而第1對閘電極42、43及第2對閘電極44、45則處於斷路電位。因此，如第9圖(B)所示，當在一方之閘電極42上面與位元接觸362 之間的黑色圓圈所示之部位37上發生短路時，本來應處於斷路電位之閘電極43就會變成接地電位，因而，連接閘電極43之導電部52亦會變成接地電位。因此，當藉電子束EB掃描全部的導電部52、53時，處於接地電位之導電部52與處於斷路電位之 導電部53，由於顯示不同之電壓對比，所以當利用該電壓對比信號時，就可特定發生短路之列配線。因此，只要製作一條有導電不良之列配線的閘電極之剖面部即可特定不良之閘電極，與以往相較可顯著縮短解析時間，且提高解析效率。
又，第9圖(B)以虛線之圓圈所示，在位元接觸36之底部的部位38發生短路時，閘電極43亦會變成接地電位，因而，連接閘電極43之導電部52亦會變成接地電位。因此，當利用電子束EB掃描全部的導電部52、53時，處於接地電位之導電部52與處於斷路電位之導電部53，會顯示不同之電壓對比。
因此，為了在第9圖所示之半導體裝置中判別係在上部之部位37與下部之部位38的哪個部位發生短路，只要比較第7圖所示之半導體裝置與第9圖所示之半導體裝置的TEG中之良率彼此間即可。此係因在第7圖所示之半導體裝置中僅可能於上部之部位37發生短路，相對於此，在第9圖所示之半導體裝置中可能於上下二個部位37、38發生短路所致。因此，當利用該種良率間之比較，而知道第9圖中之半導體裝置的良率比第7圖中之半導體裝置的良率低時，就可判定在第9圖之半導體裝置中於下部之部位38亦發生了短路。又，第5實施方式中，由於亦可檢測位元接觸中之上部的短路與下部的短路之哪個，所以在同一晶圓中，亦可將位元接觸中之上部的短路與下部的短路之哪個短路的發生頻度較高加以分類。
另外，第9圖中，主動區域71雖係以突出於第1之一對閘電極42、43及第2之一對閘電極44、45之兩側(圖式中為上限方向)的方式所形成，但是並不一定要突出。主動區域71只 要至少與各列配線重疊即可。但是，第9圖所示之構造，由於不需要計算配合餘裕度等之多餘的作業，所以較具有設計容易之優點。
其次，第10圖(A)及(B)係概略顯示本發明半導體裝置之第6實施方式的示意圖；(A)係顯示構成半導體裝置S之基本構造的構成要素之相互位置關係的示意圖；(B)係(A)中之沿線E-E的剖面圖。該實施方式，係對第9圖所示之第5實施方式，將位元接觸與閘電極之鄰接的部分全部排列在一直線上。
第10圖(A)中，半導體裝置S係具有以圖示之構造作為基本構造，週期性且二次元地排列多數個該基本構造的構造。第6實施方式中之半導體裝置S的基本構造具備以下構成要素。
(1)在較厚之SiO2 基板(或是STI(Shallow Trench Isolation，淺溝渠隔離)41上隔著閘極絕緣膜32所形成之列方向較細長的第1對閘電極42、43，(2)在較厚之SiO2 基板(或是STI(Shallow Trench Isolation，淺溝渠隔離)41上隔著閘極絕緣膜32與第1對閘電極42、43平行所形成之列方向較細長的第2對閘電極44、45，(3)以適當間隔形成於第1對閘電極42、43間的一系列之第1位元接觸361 ，(4)以適當間隔形成於第2對閘電極44、45間的一系列之第2位元接觸362 ，(5)以表面具有一系列之第1位元接觸361 中之相鄰的二個位元接觸所連接的擴散層351 之方式，斷斷續續形成於SiO2 基板(或 是STI)41上之第1主動區域81，(6)以表面具有一系列之第2位元接觸362 中之相鄰的二個位元接觸所連接的擴散層352 (未圖示)之方式，斷斷續續形成於SiO2 基板(或是STI)41上之第2主動區域82，(7)以連接一系列之第1位元接觸361 中之相鄰的二個位元接觸間的方式所形成的一系列之第1配線83，(8)以連接一系列之第2位元接觸362 中之相鄰的二個位元接觸間的方式所形成的一系列之第2配線84，(9)將一系列之第1位元接觸361 的各個與所對應之第1配線83連接的第1接觸85，(10)將一系列之第2位元接觸362 的各個與所對應之第2配線84連接的第2接觸86，(11)連接在位於第1接觸85中之右端的接觸85R ，且具有與第1對閘電極42、43大致相同行方向之寬度的第1導電部87，(12)連接在位於第2接觸86中之右端的接觸86R ，且具有與第2對閘電極44、45大致相同行方向之寬度的第2導電部88，(13)連接位於第1接觸85及第2接觸86中之左端的接觸85L 、86L 之左端的第3導電部89，(14)連接第1對閘電極42、43之左端間的第4導電部90，(15)連接第2對閘電極44、45之左端間的第5導電部91，(16)以與第4導電部90重疊之方式所形成，且具有與第1對閘電極大致相同行方向之寬度的第6導電部92，(17)以與第5導電部91重疊之方式所形成，且具有與第2對閘電極大致相同行方向之寬度的第7導電部93， (18)連接導電部90與導電部92之間的接觸941 ，(19)連接導電部91與導電部93之間的接觸942 。
第10圖所示之構造中，在正常狀態下導電部89處於接地電位，因此配線83、84、導電部87、88亦處於接地電位，另一方面，第1對閘電極42、43及第2對閘電極44、45處於斷路電位。因此，如第10圖(B)所示，當在一方之閘電極42上面與任一個之位元接觸361 之間的第10圖(B)以黑色圓圈所示的部位37發生短路時，本來應處於斷路電位之閘電極43就變成接地電位，因而，連接閘電極43之導電部92亦變成接地電位。因此，當以電子束EB掃描導電部92與導電部93時，由於處於接地電位之導電部92與處於斷路電位之導電部93，會顯示不同之電壓對比，所以如同就其他實施方式已述般，當利用該電壓對比信號時，就可特定發生短路之閘電極。
又，在任一個之部位發生導通不良時，例如在接觸85與配線83之間為不導通狀態時，由於比發生該導通不良之部位位於右側的導電部87變成斷路電位，所以當以電子束EB掃描時，在處於斷路電位之導電部87與處於接地電位之導電部88出現不同的二次電子發射率。當利用此時，就可特定已在哪個對之閘電極發生導通不良。
又，在第10圖(B)以虛線之圓圈所示的位元接觸361 之底部的部位38發生短路時，閘電極43亦變成接地電位，因而，連接閘電極43之導電部92亦變成接地電位。因此，當以電子束EB掃描左側全部之導電部92、93時，處於接地電位之導電部92與處於斷路電位之導電部93，會顯示不同之電壓對比。因而，與 第9圖所示之第5實施方式中所說明者同樣，藉由比較TEG中之良率彼此間，即可判定在下部之部位38亦是否有發生短路。又，由於亦可檢測位元接觸中之上部的短路與下部的短路之哪個，所以在同一晶圓中，亦可將位元接觸中之上部的短路與下部的短路之哪個短路的發生頻度較高加以分類。
在此當回到第8圖(A)及(B)所示之第4實施方式時，如可從有關第10圖所示之第6實施方式的上面說明中理解，第8圖之第4實施方式亦可以設置列方向之主動區域的方式加以變化。利用第8圖(C)說明該變化例。第8圖(C)係沿著在第8圖(A)中形成有以下所說明之主動區域的情況之線C-C的剖面圖。第8圖(C)中，在SiO2 基板(或STI)41內，具有與第1列配線46同等寬度之第1主動區域81，以表面具有一系列之第1位元接觸361 之各自下端所連接的擴散層351 之方式，且以局部與相鄰之梳齒部分63、64重疊之方式形成於第1列配線46的長度方向。結果，主動區域81沿著第1列配線46斷斷續續地形成。取而代之，亦可將主動區域81沿著第1列配線46形成一直線狀。與此同樣，將第2主動區域82以與第1主動區域81相同之形狀，斷斷續續或一直線狀形成於第2列配線47之長度方向。藉此，如已就第8圖(A)及(B)所示之實施方式加以說明般，可在上部之部位37中特定發生短路的閘電極，此外，在下部之部位38中發生短路時，發生短路之側的閘電極61、62亦會變成接地電位，因而，連接變成接地電位之閘電極的導電部67、68亦會變成接地電位。因此，當以電子束EB掃描左側全部之導電部67、68時，處於接地電位之導電部與處於斷路電位之導電部，會顯示不同之電壓對比。因而， 與第9圖所示之第5實施方式中所說明者同樣，藉由比較TEG中之良率彼此間，則在下部之部位38中亦可判定是否發生短路。又，由於亦可檢測位元接觸中之上部的短路與下部的短路之哪個，所以在同一晶圓中，亦可將位元接觸中之上部的短路與下部的短路之哪個短路的發生頻度較高加以分類。
另外，如從以上之說明中可理解般，若將第7圖或第8圖所示之實施方式與第10圖所示之實施方式設在同一晶圓上，則可在同一晶圓中將上部之短路與不導通之哪個的發生頻度較高加以分類。
第11圖(A)、(B)及(C)係概略顯示本發明半導體裝置之第7實施方式中之基本配線圖案與構造的示意圖；(A)及(C)為平面圖；(B)為沿著線A-A之剖面圖。如(A)所示，半導體裝置之基本配線圖案U1的構成，包含被接地之U字型的第1配線101、及與該配線101配置成嵌套狀且處於與第1配線101對稱構造之浮動電位的第2配線102。U字狀之第1配線101及第2配線102例如由銅所製成，分別具有基部1011 、1021 與梳齒狀導體1012 、1013 、1022 、1023 。
具體而言，如(B)所示，第1配線101及第2配線102係依適當方法形成於SiO2 層103之上面。SiO2 層103係形成於Si基板104上，在Si基板104形成有經由第1配線101之基部1011 與接觸105而電連接的主動區域106，同時在主動區域106之周圍形成有STI(Shallow Trench Isolation)107。第2配線102未與其他元件電連接。藉此，第1配線101被設為接地電位，第2配線102被設為浮動電位。
因此，當以電子束掃描該基本配線圖案U1並顯示從各配線發射之二次電子量時，在第12圖(A)所示之正常時，雖亦依所照射之電子的能量而決定，但是例如，被接地之第1配線101因發射較多的二次電子而顯示明亮，而處於浮動電位之第2配線102則因二次電子發射量少而顯示較暗。相對於此，如第12圖(B)所示，例如，當處於浮動電位之梳齒狀導體1022 與處於接地電位之梳齒狀導體1013 因異物X而短路時，第1配線101與第2配線102就會變成接地電位。因此，當以電子束掃描該狀態之基本配線圖案U1時，配線全體就會發射較多的二次電子，且顯示裝置會顯示明亮。
如此，在第1圖所示之習知構造中，只在發生短路之部分改變配線1條份的電位對比，相較於此，在第11圖所示之第7實施方式中，藉由構成將浮動電位之配線與接地電位之配線組合一起的基本配線圖案U1，而在該基本配線圖案之某處發生短路時，如第12圖所示，該基本配線圖案內之配線會全部變成同電位，且在該基本配線圖案之全區域的電位對比會變成相同。因而，於檢測該區域之電位對比變化時，檢測分解能力亦變為較大，且檢查速度亦變快。
另外，第11圖(A)中雖然第2配線102亦成為U字狀，但是如(C)所示，即使將第2配線102形成只具有與梳齒狀導體1022 、1023 相同長度之1條配線102'者，亦可獲得同樣的效果。
實際上，在半導體裝置中，如第13圖及第14圖所示，係上下左右排列多數個第7實施方式中之基本配線圖案U1。亦即，第13圖及第14圖，係以第11圖所示之基本配線圖案U1 作為1單位而配置m列n行者。因而，當排列成m列n行之基本配線圖案中，任一個之基本配線圖案發生短路的話，於以電子束掃描半導體裝置時，由於從發生該短路之基本配線圖案所發射的二次電子量就會比其他的單元增加或減少，所以在顯示裝置上，該基本配線圖案就變得比周圍之基本配線圖案進行亮或暗的顯示。藉此，可特定發生短路之基本配線圖案。
另外，第13圖之各基本配線圖案中第1配線101與第2配線102以各自之梳齒狀導體彼此間僅以距離L1離開配置的方式，且相鄰之基本配線圖案彼此間亦僅以距離L1離開配置的方式，排列有全基本配線圖案。如此，在各基本配線圖案內之配線間發生短路的機率與在基本配線圖案間發生短路的機率就變成相同。但是，實際上，在基本配線圖案間發生短路時，由於發生短路之位置與檢測發生短路之基本配線圖案的位置會微妙地偏離，所以亦有可能在此後之分析中需要時間。
為了解決該問題，第14圖中，與第13圖同樣將複數個基本配線圖案U1排列成m列n行，且各基本配線圖案中第1配線101與第2配線102雖然各自之梳齒狀導體彼此間僅以距離L1離開配置，但是相鄰之基本配線圖案則僅以比距離L1大的距離L2離開配置。如此，就可減少在基本配線圖案間所發生的短路之機率，且可減輕第13圖所示之排列的問題。
在此，使用第15圖及第16圖，就檢測本發明第7實施方式之基本配線圖案用的檢測分解能力(亦即，像素尺寸)之最小值與最大值加以說明。第15圖係顯示像素尺寸之最小值，而檢測1個基本配線圖案U1所需要的像素尺寸108，係與基本配線 圖案U1之配線間距，即與第14圖之距離L1與配線寬度之和為相同程度。相對於此，第16圖係顯示像素尺寸之最大值，其與沿著電子束之掃描方向的基本配線圖案1個份之尺寸為大致相同的值。例如，當將像素尺寸設為最大值時，第13圖或第14圖所示之圖案排列的情況，如前面所述當以電子束掃描時，由於起因於發射二次電子量之變化，並以發生配線短路之基本配線圖案單位在顯示裝置上發生明暗變動，所以即使將像素尺寸設為與1個基本配線圖案大致相同的尺寸，亦可能檢測出基本配線圖案間之電位對比。當然，由於越加大像素尺寸，能同時檢查的面積就會增大，所以與面積成反比例可縮短檢查時間。
第17圖係概略顯示本發明半導體裝置之第8實施方式的基本配線圖案之示意圖。本實施方式之基本配線圖案U2，可說係加大第7實施方式之基本配線圖案U1者。亦即，基本配線圖案U2，係將具有三條以上之梳齒狀導體的梳子狀第1配線111及第2配線112配置成嵌套狀者，各自配線之梳齒狀導體係形成比第1實施方式之梳齒狀導體長。因而，具有在任一個之梳齒狀導體間發生短路時，可獲得比第7實施方式大的電位對比信號之優點。
第18圖(A)及(B)係概略顯示本發明半導體裝置之第9實施方式的基本配線圖案之示意圖，且顯示檢測斷路不良用之構造。第18圖(A)中，基本配線圖案U3，係具有一對梳齒狀導體之U字狀配線121中之任一方的梳齒狀導體之一端經由接觸105連接在基板101之主動區域106者，另一方面，第18圖(B)中，基本配線圖案U4，係曲折狀配線122中之任一方的端部經由接觸105 連接在基板101之主動區域106者。
因而，如第18圖(C)所示，在配線122之某處的部位Y發生斷路不良時，以電子束掃描基本配線圖案U4時，由於以造成斷路之部位Y為交界，被發射之二次電子量被分成不同之部分，而可在顯示裝置顯示亮部分與暗部分，所以可獲得較大的電位對比信號。另外，對於第18圖(A)所示之基本配線圖案U3，在配線之中途發生斷路時，亦同樣地，由於可在顯示裝置顯示亮部分與暗部分，所以可獲得較大的電位對比信號。
以上，已就檢測短路與斷路之發生用的基本配線圖案之配線構造加以說明。因此，藉由組合該等之配線構造，即可導出檢測短路與斷路用之配線構造。第19圖係概略顯示本發明半導體裝置之第10實施方式之基本配線圖案的示意圖。該圖中，基本配線圖案U5係具有較大的面積，且將曲折狀之第1配線131、與E字狀之第2配線132配置成嵌套狀，且將第1配線131之一端經由接觸105連接在主動區域106的構造。藉此，第1配線131被設為接地電位，第2配線132處於浮動電位。
在基本配線圖案U5中，處於接地電位之第1配線131被用於斷路不良之檢測，處於浮動電位之第2配線132被用於短路不良之檢測。亦即，如第19圖(B)所示，在基本配線圖案U5中之任一個部位第1配線131與第2配線132之間因異物X而短路時，兩配線131、132均變成接地電位的結果，依電子束掃描的結果，基本配線圖案U5之像全區域以亮或暗來顯示，藉此可檢測出斷路之發生。再且，如第19圖(C)所示，在第1配線131之部位Y發生斷路時，由於基本配線圖案U5被分成處於接地電位 之部分與處於浮動電位之部分，所以依電子束掃描的結果，基本配線圖案U5之像，對應處於接地電位之部分與處於浮動電位之部分而分成明暗，而可檢測出斷路之發生。本第10實施方式中，與正常時的基本配線圖案U5之像相較由於不良時之被分成明暗的像大為不同，所以可容易檢測出短路及斷路。
另外，第19圖(A)中，雖成為在第2配線132之一對梳齒狀導體間，置入第1配線131之一對梳齒狀導體的構造，但是亦可成為在第2配線132之一對梳齒狀導體間，置入第1配線131之複數對梳齒狀導體的構造。
然而，第19圖之實施方式，係成為基本配線圖案U5之全部的配線中，第1配線131之梳齒狀導體彼此間，例如梳齒狀導體1311 、1312 為相對向的構造。因此，即使在該相對向之梳齒狀導體間發生短路，亦由於無法檢測此，所以從檢測短路之發生的觀點來看空間效率差。
用以改善該缺點者為第20圖所示之第11實施方式，其特徵在於將檢測短路之效率增大至最大限。第20圖中，基本配線圖案U6係兼用檢測斷路、短路，基本配線圖案U6之構造，包含曲折狀之第1配線141、相對於該第1配線配置成嵌套狀的E字狀之第2配線142、及具有置入第1配線141之相對向的梳齒狀導體間之梳齒狀導體的第3配線143。藉此，如圖所示，在第1配線141之相對向的一對梳齒狀導體之間設有第2配線或第3配線之梳齒狀導體。因此，相較於基本配線圖案U5，基本配線圖案U6之短路檢測效率較高。
另外，即使在第17圖、第18圖(A)及(B)、第19圖 (A)及第20圖所示之實施方式中，使用於檢查基本配線圖案之檢查裝置所需的像素尺寸，亦與第15圖及第16圖中所說明者同樣，可將配線間距設為最小值，將沿著檢查用之掃描方向的基本配線圖案之尺寸設為最大值。
第21圖係概略顯示本發明半導體裝置之第12實施方式之基本配線圖案的示意圖，且顯示改良第1圖所示之習知例後的基本配線圖案。本實施方式之基本配線圖案U7係檢測配線短路用者，其具備具有複數個平行梳齒狀導體之梳子狀的第1配線151。各自之梳齒狀導體的一端經由接觸105連接在下層之主動區域106，第1配線151處於接地電位。更且，基本配線圖案U7，係具備由對第1配線151之梳齒狀導體交互配置的直線上之導體中，以導體連接相鄰之一對導體之端部間的複數個U字狀導體所構成的第2配線152。第2配線152之複數個U字狀導體全部處於浮動電位。
第1圖所示之習知例中，處於浮動電位之導體雖然均為單一線狀，但是如第21圖所示，藉由形成一對一對地連接處於浮動電位之導體的構造，於發生短路時電位對比產生變化的區域會變大，而使短路之檢測變得容易。以第22圖所示之例來說明之。第22圖係顯示以更短時間進行短路不良檢測用之電子束EB的掃描方向、與發生短路時之電位對比的變化。現在，第1配線151中之一個梳齒狀導體1513 與將該梳齒狀導體夾於其間的U字狀導體1522 之間因異物X而短路。如此，第2配線152中，導體1521 、1523 維持浮動電位，相對於此，導體1522 變成接地電位。因此，當依電子束EB將基本配線圖案U7之單側掃描於與梳齒狀 導體垂直的方向時，起因於導體1521 、1523 與導體1522 之電位差異的電位對比之差，可在比第1圖所示之習知例寬的區域上獲得確認。
換句話說，以電位對比變化之觀點來看時，第1圖之習知構造的情況，雖然只有發生短路之(浮動電位之)導體的明暗發生變化，但是藉由使用第21圖所示之基本配線圖案U7，即可增加發生短路時產生明暗變化的導體之條數，結果，由於可以更大的面積獲得電位對比信號之變化，所以可提高檢測靈敏度與檢測速度。又，在充分地加長基本配線圖案U7之各導體時，即使只掃描連接第2配線152之平行導體間的部分，亦可特定發生短路之導體。
另外，本第12實施方式中，雖然將處於浮動電位之導體中，相鄰之二條二條逐以連接而形成U字狀，但是亦可將所鄰接之三條或四條之導體彼此間予以連接而形成梳子狀。如此，由於可獲得更大的電位對比信號，即較大的明暗變化，所以可以更大的像素尺寸來檢查，且可縮短檢查時間。
第23圖係概略顯示本發明半導體裝置之第13實施方式之基本配線圖案的示意圖，而基本配線圖案U8係短路、斷路檢測兼用。基本配線圖案U8，具有組合被設為接地電位之第1配線161與處於浮動電位之第2配線162、與同樣處於浮動電位之第3配線163的構造。第1配線161係形成曲折狀，其一端經由接觸105連接在下層之主動區域106。第2配線162係由在第1配線161之相對向的導體部分間具有朝著一方之方向(第23圖中為由右至左)延伸之一對導體的複數個U字狀配線1621 、1622 所構 成。同樣地，第3配線163，係由在第1配線161之相對向的導體部分間具有朝著與一方之方向相反之方向(第23圖中為由左至右)延伸之一對導體的複數個U字狀配線1631 、1632 所構成。
因此，如第24圖所示，當處於接地電位之第1配線161與處於浮動電位之第3配線163之間因異物X而短路時，雖然第2配線162及第3配線163中配線1631 維持浮動電位，但是第3配線163中之配線1632 則變成接地電位。結果，當以電子束EB掃描基本配線圖案U8之單側時，如第24圖所示，起因於處於接地電位之配線的增加，而可獲得與正常時之電位對比不同的電位對比，並呈現成較大的明暗變化。
又，如第25圖所示，當第1配線161之中途的部位Y變成斷路時，由於發生斷路之部位Y的一方側之配線變成浮動電位，所以當利用電子束EB掃描時，由於可從第1配線161，獲得與正常時不同且較大的電位對比信號，所以可容易地檢測出斷路之發生。
另外，檢查第21圖及第23圖所示之實施方式的基本配線圖案U7、U8時所使用的檢查裝置之最小空間分解能力係配線間距，即導體寬度與導體間之距離的和。又，最大空間分解能力，依存於基本配線圖案之大小，可為與電子束EB之掃描方向中的基本配線圖案之尺寸相同程度，亦可為與出現於電子束EB之掃描方向的同一圖案之尺寸相同程度。
第26圖(A)係概略顯示本發明半導體裝置之第14實施方式之基本配線圖案的示意圖，基本配線圖案U9係類似於第18圖(A)所示之U字狀的基本配線圖案。基本配線圖案U9，具備 形成於基板(未圖示)之第1層的複數個導體1711 至1715 、形成於基板之第2層的導體1721 至1724 、及連接該等導體間之複數個穿孔1731 至1738 。
當更詳述基本配線圖案U9之構造時，複數個導體1711 至1715 係以形成U字之方式隔開預定間隔而配置於第1層，相鄰之導體1711 、1712 所鄰接的端部係分別經由穿孔1731 、1732 連接在第2層之導體1721 。以下同樣，第1層之導體1712 至1715 所鄰接的端部係經由穿孔1733 至1738 ，連接在第2層所對應之導體1722 至1724 。一端之導體1715 經由接觸105連接在第2層之主動區域106。換句話說，基本配線圖案U9係只以預定數連結第1層之相鄰的導體經由穿孔而與第2層之一個導體連接的穿孔鏈構造之構造。
因此，如第26圖(B)所示，在基本配線圖案U9中，一部分之穿孔，例如在穿孔1736 發生導通不良時，雖然第1層之導體1714 、1715 與第2層之導體1724 維持接地電位，但是其餘的導體1711 至1713 、1721 至1723 會變成浮動電位。因此，由於電位對比會以變成不導通之穿孔為交界而變化，所以可檢測出不導通之穿孔。
另外，檢查第26圖所示構造之基本配線圖案U9而使用的檢查裝置之最小像素尺寸與第15圖同樣為配線間距，而最大像素尺寸與第16圖同樣可設成與基本配線圖案U9之尺寸相同程度。
藉由增加基本配線圖案U9之穿孔鏈的長度或數量，即可製作將多數個穿孔鏈構造排列成曲折狀之更大的基本配 線圖案。第27圖係顯示基本配線圖案U10作為其一例。更且，如第28圖所示，亦可製作使第27圖所示之基本配線圖案U10更大型化的基本配線圖案U11。
在第28圖所示之基本配線圖案U11的情況，當進行所謂陣列檢查時，雖然在斷路狀態之穿孔的前後電位對比會反轉，但是很難判定哪一個正常，哪一個不良。然而，當從包含藉由接觸105與基板之主動區域106連接之導體的列(第28圖中為由下往上)開始進行依電子束EB之掃描時，由於不良之穿孔必定會在該列或是其他列之導體(時間上從後面開始)被檢測出，所以可特定哪一側不良。但是，在包含與主動區域106連接之導體的列有不良之穿孔時，就有最下段之電位對比信號變短，且發生檢測上不良情形的情況。
第29圖係概略顯示本發明半導體裝置之第15實施方式之基本配線圖案的示意圖，係為了解除上面所述之在最下段有不良之穿孔的情況之不良情形而提案者。本實施方式之基本配線圖案U12，係與包含第28圖所示之基本配線圖案U11中與主動區域106連接之導體的列鄰接，並設置具有與該列同樣穿孔鏈構造之參考列者。位於參考列之兩端的第1層導體181、182的兩端部，被分別經由接觸183、184連接在主動區域185、186並被設為接地電位。因而，即使參考列之兩端的導體181、182間之其中一個穿孔變成不導通，也由於該列之全部的導體係保持於接地電位，所以電位對比不會變化，不會發生檢測上之不良情形。
第30圖係顯示以與第29圖所示之第15實施方式同樣效果為目標的基本配線圖案U13。第30圖所示之基本配線圖案 係與第29圖之基本配線圖案U12的參考列鄰接，並設置有第2參考列者，故即使在第2參考列，兩端之導體191、192亦分別經由接觸193、194連接在主動區域195、196並被接地。當形成該構造時，就與第29圖所示之基本配線圖案U12同樣，即使在第2參考列中之任一個穿孔發生導通不良，也由於該列之全部的導體處於接地電位，所以電位對比不會變化。亦即，無關於穿孔之導通不良的有無，具有作為穩定之參考的功能。
另外，參考列並非被限於一個或二個，亦可為三個以上。較佳為，以包含基本配線圖案U12、U13之參考列的全體列數成為使用於檢查之像素尺寸的n倍(在此，n為正的整數)之方式，設定參考列之列數。
另外，在第27圖至第30圖所示之基本配線圖案U10至U13中為了確認穿孔不導通之有無而使用的檢查裝置之最小像素尺寸雖為配線間距，但是亦可相應於基本配線圖案之大小，而掃描整體的基本配線圖案U10至U13，又，為了縮短掃描時間，亦可只掃描基本配線圖案U10至U13之單側。亦即，檢查裝置之最大像素尺寸，亦可為與電子束EB之掃描方向中之基本配線圖案的尺寸相同程度，或可為與出現於電子束EB之掃描方向之基本配線圖案相同圖案的尺寸相同程度。若一部分有不導通之穿孔，則會以該穿孔為交界而在一方之側發生電位變化，且出現與正常時之電位對比不同的電位對比。
另外，亦可以將第17圖、第18圖(A)、第19圖(A)、第20圖、第21圖及第23圖所示之基本配線圖案顯示於第13圖及第14圖的方式，排列成m列n行。
然而，例如，在耐短路之觀點上為了要知道構造上之尺寸裕度，而只要發展第1圖所示之基本圖案，並排列經改變線寬或配線空間後之複數個測試元件群(以下，稱為TEG)，且以使用電子束之VC檢查對每一TEG測定短路良率來調查裕度即可。同樣地，在知道配線之耐斷線裕度、或接觸或穿孔之耐導通不良裕度的情況，也只要採用並排複數個經改變成為對象之尺寸後的TEG，且以VC檢查來檢測出的方法即可。以下說明根據該種想法的實施方式。在該等實施方式中，係根據如下想法而提出方案，即藉由將電位不同之二種配線交互地排列於預定方向，由於在配線間發生短路不良時配線之電位會變化，且在VC檢查中所獲得的影像與正常時之影像不同，所以可知道短路不良之發生部位。
第31圖(A-1)至(A-3)係分別概略顯示本發明半導體裝置之第16實施方式之基本圖案與構造的示意圖，其概略顯示測定耐短路尺寸裕度用之配線短路檢測用的測試元件群(以下，稱為TEG)之圖案形狀；第31圖(B)係一個TEG之剖面圖。另外，第31圖(A-1)至(A-3)，為了說明圖案形狀不同之三種TEG的構成要素相互之位置關係，各構成要素與被形成於半導體之哪一層無關而圖示於同一平面上。
第31圖中，(A-1)至(A-3)中顯示構造之TEG係形成在同一半導體裝置上，例如形成在相同之晶粒(或是晶片)上以製作一個TEG群。任何之TEG，均具備處於浮動電位之第1配線2011 、2012 、2013 、及以包圍住該第1配線之三方的方式而配置且處於接地電位之字狀的第2配線2021 、2022 、2023 。如(B)所示， 第1配線2011 及第2配線2021 係形成於SiO2 層203之上面而構成第1層，第2配線2021 係經由貫穿SiO2 層203之複數個接觸2041 ，連接在形成於基板205上之第2層的主動區域2061 。另外，元件符號207係STI(淺溝渠隔離)層。該種構造即使在第31圖(A-2)及(A-3)所示之TEG中亦為同樣，2042 、2043 係顯示接觸，2062 、2063 係顯示主動區域。
如同從第31圖(A-1)至(A-3)可明白，該等三種之TEG除了第1配線及第2配線之線寬互為不同外，其餘基本上具有相同構造。因此，例如對(A-2)所示之TEG照射電子束，而獲得從該處發射之二次電子的影像。將其一例顯示於第32圖(A)及(B)中。第32圖(A)係在TEG沒有短路之部位時所得的影像，由於從被接地之第2配線2022 發射多量之二次電子，所以可獲得明亮的二次電子影像，且從於其間之第1配線2012 發射的二次電子量少，因而可獲得黑暗的二次電子影像。另一方面，第32圖(B)係顯示在TEG存在電性短路之部位S時之影像，按道理說由於處於浮動電位之第1配線2012 變成接地電位，所以會製作出TEG全體明亮的二次電子影像。當將該原理應用於第31圖(A-1)至(A-3)所示之TEG時，可知道在哪個尺寸之TEG會發生短路不良。藉此，可知道不致於使短路不良發生之尺寸區域寬度即尺寸裕度。
第33圖(A-1)至(A-3)係概略顯示本發明半導體裝置之第17實施方式之基本配線圖案的示意圖，且為概略顯示測定斷線裕度用之配線斷線檢測用TEG之構造的示意圖，與第31圖同樣，顯示從上面看半導體裝置時的各構成要素之位置關係。與第16實施方式同樣，第33圖(A-1)至(A-3)所示之TEG亦形成於同一 半導體裝置上以製作一個TEG群，且分別具有在第1配線2111 、2112 、2113 之一方側，與該等第1配線平行地配置有第2配線2121 、2122 、2123 ，同時在第1配線2111 、2112 、2113 之另一方側，與該等第1配線平行地配置有第3配線2131 、2132 、2133 的圖案形狀。另外，即使在本第17實施方式中，亦與第31圖所示之第16實施方式同樣，第1配線至第3配線雖然形狀互為類似，但是在第1配線之線寬最小，第3配線之線寬最大，第2配線之線寬在該等之中間的點不同。
更且，朝向第1配線2111 、2112 、2113 之第33圖靠右側的端部，分別經由接觸2141 、2151 、2161 連接在主動區域2171 、2181 、2191 。朝向第2配線2121 、2122 、2123 之第33圖靠左側的端部，經由接觸2142 、2152 、2162 連接在主動區域2172 、2182 、2192 ；朝向第3配線2131 、2132 、2133 之第33圖靠左側的端部，亦分別經由接觸2143 、2153 、2163 連接在主動區域2172 、2182 、2192 。藉此，在正常之狀態下，第1配線至第3配線全部處於接地電位。
因此，當例如對第33圖(A-1)所示之TEG照射電子束，獲得從該處發射之二次電子像時，若為正常，則由於第1配線至第3配線全部處於接地電位，所以可從該等被接地之配線發射多量的二次電子，故可獲得第34圖(A)所示之明亮的二次電子影像。另一方面，當其中一個部位，例如第1配線2111 之中間斷線時，雖然朝向第1配線之圖靠右側的部分保持於接地電位，但是左側之部分係變成浮動狀態。因此，如第34圖(B)所示，雖然因可從與第1配線2111 之斷線部位D對應的部位靠右側之部分發射多量的二次電子而獲得明亮的二次電子影像，但是由於從左側 之部分發射的二次電子量少所以可獲得黑暗的二次電子影像。藉由利用該原理，即可知道從該線寬之配線發生斷線不良，藉此，可知道未發生斷線不良之線寬的範圍，即耐斷線尺寸裕度。
另外，雖未圖示，但是即使在第17實施方式中，第1配線2111 至2113 、第2配線2121 至2123 及第3配線2131 至2133 ，均形成於SiO2 層之上面，而主動區域2171 至2192 形成於SiO2 層之下面且在基板205之上面。又，在第17實施方式中，亦可省略第2配線2121 至2123 與第3配線2131 至2133 之中的任何一方。
其次，第35圖(A-1)、(A-2)及(A-3)係概略顯示本發明半導體裝置之第18實施方式之基本圖案與構造的示意圖，且概略顯示測定穿孔或接觸之導通不良裕度用的TEG構造。在本第18實施方式中，(A-1)所示之第1 TEG為標準尺寸之TEG，(A-2)所示之第2 TEG為改變標準尺寸之TEG的孔徑者，(A-3)所示之第3 TEG為改變標準尺寸之TEG的孔間隔者。該等之TEG係形成於同一半導體裝置上以製作一個TEG群。
如第35圖(A-1)所示，第1 TEG，具備在列方向隔著預定間隔一排配置於第1層的複數個列配線2211 、2212 、2213 、2214 、2215 。該等列配線之各端部經由預定孔徑之穿孔2311 至2319 或接觸241，連接在形成於第2層之主動區域2511 至2516 。另外，圖中，只有最右側之列配線2215 的右端部經由接觸241連接在主動區域2516 。
第2 TEG，除了加大第1 TEG之穿孔及接觸的孔徑之點以外，其餘與第1 TEG類似。亦即，第2 TEG具備在列方向隔著預定間隔一排配置於第1層的複數個列配線2221 、2222 、2223 、 2224 、2225 。該等列配線之各端部經由預定孔徑之穿孔2321 至2329 或接觸242，連接在形成於第2層之主動區域2521 至2526 。另外，圖中，只有最右側之列配線2225 的右端部經由接觸242連接在主動區域2526 。
第3 TEG，除了加大第1 TEG之穿孔及接觸的相互間隔之點以外，其餘與第1 TEG類似。亦即，第3 TEG具備在列方向隔著預定孔間隔一排配置於第1層的複數個列配線2231 、2232 、2233 、2234 、2235 。該等列配線之各端部經由預定孔徑之穿孔2331 至2339 或接觸243，連接在形成於第2層之主動區域2531 至2536 。另外，圖中，只有最右側之列配線2235 的右端部經由接觸243連接在主動區域2536 。
因此，即使在第18實施方式中，亦與第16實施方式及第17實施方式同樣，藉由對第1 TEG至第3 TEG照射電子束，且依VC法求出各TEG之二次電子影像的明暗以在各TEG測定導通之良否，即可知道在哪個尺寸之孔或孔間隔的TEG中發生導通不良。藉此，即可知道穿孔或接觸之導通不良裕度。
然而，從前面已說明之處可明白，第16實施方式至第18實施方式中之TEG群係形成於同一晶粒(或晶片)上。在晶粒形成複數個於晶圓上時，對各TEG照射電子束以獲得二次電子影像時，由於各TEG之尺寸不同，所以二次電子影像會以不同之間距產生。因此，在檢測從各TEG產生之間距不同的二次電子信號，且從該等之中抽出短路、斷線、導通不良等部位時有各種的方法。其一，比較從位於所鄰接之晶粒的同一種TEG所獲得的二次電子信號彼此間，且檢測其整合性之良否以抽出不良TEG或是不良部 位的方法，即晶粒比較法。該方法雖不依存於形成於晶粒的TEG之配線間距，且可比較所有的配線間距之TEG，但是由於所鄰接之晶粒間的距離大，所以有在形成於該等晶粒之同一種TEG彼此間容易在二次電子信號之強度發生差異，且檢測靈敏度差的問題。
另一方面，在事先辨識各TEG之配線間距，且比較該間距與從二次電子信號所得的明暗之間距以檢測明暗間距之異常的方法，所謂的單元(cell)檢測法中，由於係微小區域內之比較，所以有二次電子信號之強度分布穩定檢測靈敏度高的優點。但是，在該單元檢測法時，當存在有間距不同之複數個TEG時，必須先辨識全部TEG之正確的間距。因而，需要事前登錄全部TEG之間距，或使之自動辨識。無論是哪一種，均可連續且高靈敏度地檢查全部的TEG，且可大幅縮短檢查時間。
第36圖係顯示從具有與第33圖(A-1)至(A-3)所示之TEG同樣功能的TEG構成之TEG群所得的配線之線寬變化與各TEG之良率的關係圖表。如圖所示，配線之線寬係以設計中心值260為中心，包含從設計下限值261之近旁至設計上限值262之近旁。從設計下限值261至設計上限值262之範圍為可容許之加工變動，即容許裕度M。另外，取代良率，亦可使用良品率或不良品率。
從第36圖可明白，若晶圓之製造過程正常，則TEG之線寬在設計下限值261至設計上限值262之範圍內，可獲得較高的良率。但是，在製造過程中發生異常，例如加工裕度不足，如以虛線之圓圈所示線寬變成設計下限值261之近旁值時，如圖所示，因線寬變小而對斷線之尺寸裕度不足而會使良率惡化。換 句話說，第36圖係藉由經常監視各種尺寸之TEG的良率，即可快速知道在製造過程中發生異常，且若事先在良率中設置臨限值，即可判定良率比該臨限值小的半導體裝置為不良。取代良率，在使用良品率或不良品率時，就良品率設定下限值，就不良品率設定上限值，在該等上限值以下時或超過下限值時判定為不良。
第37圖係在一個晶粒形成四個不同之TEG群，且從各群之中選定代表TEG，以同時記錄該代表TEG之良率變動與日期或晶粒之批次編號的圖表。藉由適當地選定各自之TEG群，即可從該圖表中知道在哪個製造過程中發生異常。另外，各TEG群中之代表TEG，較佳為，形成容易因製造過程之異常而發生良率惡化之具有設計下限值近旁之配線寬度的TEG。
另外，在到目前為止所說明之第16至第18實施方式中，亦可設置複數個具有同一圖案形狀之TEG。
第38圖係概略顯示本發明半導體裝置之第19實施方式的示意圖，該半導體裝置，具備將電位相異之二種配線呈交互地且左右對稱地配置複數個所形成的TEG。如圖所示，TEG 271，係具有由被接地之配線的TEG框272包圍其周圍，且連接在TEG框272並交互且平行地排列處於接地電位之配線273與處於浮動電位之配線274的二個TEG區域275、276。更且，在二個TEG區域275、276之間，相對於配線273、274設有配置於垂直方向的接地電位之接地電位配線277。2個TEG區域係相對於配線277配置成左右對稱。藉由形成該種構造，即可獲得在對TEG 271照射電子束時在TEG 271之區域外照射電子束，抑制該部分充電(charge up)的效果。
處於浮動電位之配線274，係如圖所示，形成具有接近TEG 271之中心的端部鼓起之銲墊(pad)構造278的形狀。該銲墊構造278，係為了在處於浮動電位之配線274中之任一個部位與鄰接之接地電位的配線273短路時(例如，在第38圖中以元件符號279顯示之部位發生短路時)，強調依VC檢查所取得之影像中之明暗變化而設計。如此，由於在TEG 271之中央部存在有多數個浮動電位之銲墊構造278，依此中央部全體容易變成浮動電位，所以在使中央部之電位穩定化之目的下，採用在中央部配置接地電位之配線277的構造。
第39圖係概略顯示本發明半導體裝置之第20實施方式的示意圖，且顯示將第38圖所示之左右對稱形狀之TEG 271排列成二次元的TEG 281。第39圖中，(A)所示之TEG 281，係以具有與第38圖所示之TEG 271同樣構造的TEG 282作為基本構造，具有將TEG 282排列多數個於上下左右的構造，而TEG 281之周圍可由TEG框283所包圍。換句話說，第39圖所示之TEG 281，與第38圖所示之TEG 271相較，TEG框283較大，在TEG 283之內部，(B)所示之基本構造的TEG 282配置於上下左右。
因而，在檢查第39圖所示之TEG 281時，以可檢查不良發生部位之詳細的方式，從最初開始使用十分小之像素尺寸的電子束以狹窄寬度進行掃描為可能。但是，如此恐有使檢查時間變得龐大之虞。因此，為了縮短檢查時間，只要設成第1次係在大型之像素中，因而以寬度寬之掃描寬度照射電子束以進行檢查，且在該第1次之檢查中，例如以最小TEG寬度單位事先概略地掌握發生短路不良之TEG區域，而在第2次之檢查中，以小的 像素尺寸且以寬度狹窄之掃描寬度檢查發生短路不良之TEG區域即可。該情況，當事先將第2次檢查中之掃描寬度設為第1次檢查中之掃描寬度的整數倍、2之倍數或2之乘冪倍時，第2次檢查中之掃描寬度可得當地收在第1次檢查中之掃描寬度內，提高檢查效率。又，在設計TEG時，較佳為以未被掃描之區域不露出之方式設定掃描寬度。
第40圖係概略顯示本發明半導體裝置之第21實施方式的示意圖，該半導體係具有將第31圖(A-1)至(A-3)所示之三種基本構造TEG，互為相對向且二對二對逐以排列之構造的TEG 291。亦即，TEG 291之構造，包含線寬最大的TEG群292、線寬中間的TEG群293及線寬最小的TEG群294。該TEG 291係以調查線寬與短路不良之發生的相關關係之目的而設計者，一般而言，可看做線寬越大，越容易發生短路不良。
然而，在電子束之VC檢查中，當處於浮動電位之區域多時，由於在該種區域之近旁半導體裝置表面之電位會大幅變動，所以有折彎掃描用之電子束而在檢查結果出現不良影響的情況。亦即，當將處於浮動電位之配線多的區域配置於電子束照射之上游側時，恐有該不良影響波及下游側之虞。為了多少迴避該問題，在第40圖中，係將假想處於浮動電位之區域相對少之線寬最大的TEG區域292配置在電子束照射之上游側。
在該種短路不良檢測用之TEG中，於TEG之鏡面對稱軸(例如，第38圖及第39圖中，通過配線277之中心線的軸)的近邊，以響應電子束照射而發射較多的二次電子，因而可獲得較大之VC檢查信號的方式，形成有相對大面積之銲墊構造278。 因而，為了檢測TEG上是否有短路不良，只要檢查銲墊構造278之近旁即可。例如，第39圖中只要在包含配線277與其兩側之銲墊構造的區域照射電子束即可。又，第40圖中，只要使用電子束進行掃描而只檢查包含位於各TEG區域292至294之對稱軸兩側的銲墊構造之區域即可。
第41圖係概略顯示本發明半導體裝置之第22實施方式的示意圖，用以發展第40圖所示之TEG 291者。第40圖中TEG 291係相對於特定之配線層者。相對於此，在本第22實施方式中，將第40圖所示之TEG 291以分別不重疊之方式錯開位置而設在不同之配線層(第41圖中為第1配線層至第3配線層)。如此以分別不重疊之方式連續配置TEG，係因只在形成有TEG之區域照射電子束，而在不需要之區域不照射電子束之故。
第42圖係概略顯示本發明半導體裝置之第23實施方式的示意圖。在本實施方式中，將第40圖所示之TEG 291配置於一個配線層，同時在該相同配線層，從VC檢查時之電子束的掃描方向來看於TEG 291之上游側、下游側、或上游側與下游側，配置發生斷線不良之不具危險性且穩定的虛設TEG 301。虛設TEG 301，係如圖所示，包含處於浮動電位且平行配置的一對配線302、303、及以包圍該等配線之周圍的方式所配置的接地電位之配線304。
由於如此地形成設置虛設TEG 301的構成，所以可迴避為了VC檢查而在照射電子束時，起因於定位精確度之不足等而使電子束亦照射在TEG 291之上游側或下游側的區域，且TEG 291以外之區域被充電的問題。
第43圖係概略顯示本發明半導體裝置之第24實施方式的示意圖，且在一個配線層配置短路不良檢測用之TEG與斷線不良檢測用之TEG者。如圖所示，作為短路不良檢測用之TEG係使用第40圖所示之TEG 291，而作為斷線不良檢測用之TEG，則使用具有發生斷線不良之危險性小之圖案的TEG 311。TEG 311係由三個TEG區域312、313、314所構成，各自之TEG區域具有處於接地電位之四對配線。如圖所示，線寬以TEG區域312最大，而TEG區域314最小。
在本第24實施方式中將短路不良檢測用之TEG 291從電子束掃描方向來看配置於比斷線不良檢測用之TEG 311更上游側，係因TEG 291比TEG 311發生斷線不良之危險性低，隨之因浮動電位之區域而造成半導體表面電位變動之虞較少所致。
如此，在配置斷線不良檢測用之TEG時，較佳為，與VC檢查之電子束掃描方向有關，在上游側配置發生斷線不良之危險性低的TEG。而且，當如TEG 291般地存在有線寬不同之TEG區域時，由於線寬較大之TEG區域不易發生斷線不良，所以在上游側配置線寬大之TEG區域較佳。
又，在該種斷線不良檢測用之TEG中，於TEG之鏡面對稱軸的近邊，以響應電子束照射而發射較多的二次電子，隨之可獲得較大之VC檢查信號的方式，形成有相對大面積之銲墊構造315。因而，為了檢測TEG上是否有短路不良，只要檢查銲墊構造315之近旁即可。
以上，雖已就本發明之各種TEG加以說明，但是在製品晶粒(die)周邊有寬度窄之切割(scribe)區域時，藉由將TEG最 適當地配置在切割區域即可縮短檢查時間。例如，第44圖係顯示一個曝光場存在有四個晶粒321至324，且在各晶粒周圍之切割區域325至327將複數個TEG(例如，第38圖之TEG 271)配置於同一方向的情況。但是，第44圖係顯示在各自晶粒很少切割區域，且無法配置足夠的TEG之情況。因此，係以配置有晶粒之曝光場單位，在該曝光場內之全部的切割區域325至327配置TEG於同一方向。
在此，說明為了掃描TEG而被照射之電子束之區域與TEG的關係。一般而言，在配置有TEG之區域的周圍存在絕緣膜或浮動電位之配線。因而，該等之絕緣膜或配線，將產生當照射電子束時會帶電的不良情形。因此，如第45圖所示，較佳係設成在依電子束掃描TEG 331時，適切地選定某一瞬間依電子束所照射的區域332之尺寸，而電子束在TEG 331內從其一端至另一端於行方向交互地改變方向並掃描時，電子束不照射TEG 331之外部區域。
但是，由於在TEG之大小或配置上有限制，且無法調窄電子束，所以會發生電子束亦照射TEG外部之虞。在該種情況，如第46圖所示，較佳係設成以接地線333來包圍住TEG 331之周圍。
以上，雖已說明本發明半導體裝置之各種實施方式，但是本發明並非被限定於該種實施方式。如同本發明所屬技術領域中具有通常知識者所能理解般，本發明僅依申請專利範圍而限定，各種的修正或變化均為申請專利範圍所涵蓋。
(產業上之可利用性)
以上，從已詳述本發明半導體裝置之實施方式中可理解般，依本發明，可有效率地檢測發生於半導體LSI中之電氣短路或斷線之連接不良，因而，可有助於不良半導體裝置檢測之效率與半導體製品之良率的提高。又，本發明中，由於將特別下工夫之形狀的基本配線圖案設在半導體裝置內，所以可有效率地檢測發生於基本配線圖案中之配線間的短路或配線之斷路的不良暨穿孔之導通不良，且可有助於不良對策之效率化、晶圓良率之提高。更且，本發明，由於就圖案形狀相似之複數個TEG檢查電性的連接不良，所以不僅可有效率地檢測發生於半導體裝置中之短路或斷線之連接不良，亦可快速地檢測造成該種不良原因之製造過程中的裕度惡化或良率降低。藉此，可使製造過程之不良對策效率化，且使晶圓之良率提高。
1至3‧‧‧配線
4、5‧‧‧下層配線
6至8‧‧‧第1層配線
9、10‧‧‧第2層配線
11、12‧‧‧接地電極
13‧‧‧穿孔
14、15‧‧‧導電部
EB‧‧‧電子束
S‧‧‧半導體裝置

Claims (4)

  1. 一種半導體裝置，為供以檢測不良的半導體裝置，係具備基本配線圖案，該基本配線圖案具有：字狀之第1配線，其具有平行之一對梳齒狀導體；及字狀之第2配線，其相對於上述第1配線配置成嵌套(nest)狀且具有平行之一對梳齒狀導體；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
  2. 一種半導體裝置，為供以檢測不良的半導體裝置，係具備基本配線圖案，該基本配線圖案具有：字狀之第1配線，其具有平行之梳齒狀導體；及直線狀之第2配線，其配置於上述平行之梳齒狀導體之間；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
  3. 一種半導體裝置，為供以檢測不良的半導體裝置，係具備基本配線圖案，該基本配線圖案具有：梳子狀之第1配線，其具有平行之複數個梳齒狀導體；及第2配線，其具有平行之複數個梳齒狀導體，且相對於上述第1配線配置成嵌套狀；其中將上述第1配線與上述第2配線設為電性不同的電位而可進行配線間之短路的檢測。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，上述第1配線被電性接地，而上述第2配線處於浮動電位。
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