JPS5918863B2 - 半導体ウェハのための欠陥モニタ構造体 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体の種々の大きさの欠陥（ｄｅ−ｆｅｃ
ｔ）の欠陥分布密度を調べることができる半導体欠陥モ
ニタ構造体に関し、更に詳細には、隣接するパターン間
や他の種類の欠陥を検査するテストに影響を及ぼす事な
く半導体ウェハの総ての欠陥をテストできる欠陥モニタ
構造体に関する。

集積回路、とりわけ大規模集積回路が開発される場合、
回路中に含まれる個々の装置のパラメータではなく、回
路の全体としての性能に関しての経済性により多くの関
心が向けられて（・る。これは、集積回路が複数個の要
素の複雑なパターンや相互接続を含み、個々の要素がテ
ストの目的の為に容易に分離できな（・点にも多少の原
因がある。従来では、半導体ウェハ上の所定の位置に特
定のテスト用地（ｓｉｔｅ）が設けられて（・たが、こ
れらの特定のテスト用地で行なわれた種々の測定により
与えられた情報で、上記ウェハにテスト用地のパターン
と同時に形成された集積回路のを。一掛止り及び信頼度
を十分に予側できなかつた。従つて、本発明の目的は、
半導体ウエ・・を製造する際に生じる可能性のある総て
の欠陥をモニター・テストできる様な半導体欠陥モニタ
構造体を提供するにある。この目的は、半導体ウエハ中
の欠陥の大きさに対する欠陥分布密度を調べる為に統計
学的に設計され且つ電気的にテストでき、導体幅と間隙
の異なつてＬ・る欠陥検査構造により達成される。

上記欠陥検査構造は、蛇行した条線パターンの形をして
おり、互（・に９０度回転して重なつて置かれた金属条
線パターンと拡散条線パターンを含む。夫夫の条線パタ
ーンには、単方向電導装置が設けられて℃゛る。それら
は良好な実施例ではダイオード●モードのＦＥＴであり
、隣接したＦＥＴは接続方向が逆になつている。この様
な接続方法により、隣接するパターン間に影響を及ぼす
事なく半導体ウエハの総ての欠陥テストが可能になる。
更に、パツドの個数が少なくてすむ。この結果、故障を
検出して歩止りを高めるため、半導体の製造ライン（Ｓ
ｅｍｉｃＯｎｄｕｃｔＯｒｐｒＯｃｅｓｓｉｎｇｌｉｎ
ｅ）をモニターする極めて簡単なテスト用地が提供され
る。第１図、２図及び第３図に示された半導体欠陥検査
により、半導体ウエハの種々の大きさの欠陥の分布密度
を調べる事ができる。この結果得られたデータは、処理
中の半導体の歩止りレベルを調べる際に役立つ。第１図
に示された様な検査用のパターン１０が、製品となるべ
き集積回路ウエハと同じ処理工程で半導体ウエ・・の表
面に形成されるならば、検査用パターンに生じた処理工
程に起因する欠陥は製品にも同じ様に生じる。例えば、
パターン１０が切断される様な製品の欠陥が生じる或る
確率が存在する。２つの導電領域間若しくは線間に短絡
回路を生じる様な欠陥が第２図の検査で検出される。

この場合、接点パツド１４と１６の間の電気的な短絡に
つ℃・てのテストが行なわれる。第１図及びｚ図に示さ
れた２つのパタ一 Ｊンは、回路の連続性及び短絡のテ
ストをする為に、第３図に示された様に組み合せられる
。この第３図に示されたパターンでは、２本の平行な太
Ｌ・パターンから突き出して℃・る指状パターンに沿つ
て複数個の条線が蛇行しそしてパッド１１，１３，ｚ１
５，１７，１９及び２０が設けられて（・る。通常、こ
の種のパターンでは２＋２Ｎ個のパツドが要求される（
Ｎ＝条線の本数）。第１図２図及び第３図に示された欠
陥検査の裏付けとなつて℃・る数学的モデルを理解する
場合、以下に説明される定義が役立つ。

゛欠陥（Ｄｅｆｅ−Ｃｔ）″″とは、製造中に生じる設
計パターンからの逸脱を（・℃・、例えば、拡大（Ｅｘ
ｔｅｎｔｉＯｎ）、刻み目（ＮＯｔｃｈ）等である。゛
故障（７ｆａｕ１ｔ）゛″とは、開回路若しくは短絡回
路の様な画路の機能損失を生じる欠陥を℃・う。従つて
、ある特定の大きさ以下の欠陥は故障にならな（・のが
わかる。゛臨界領域（Ｃｒｉｔｉｃａｌａｒｅａ）゛と
は、欠陥の中心が故障を生じる程になつて（゛る領域を
（・う。欠陥を生じる機構はウエハ表面に亘つて一様に
作用しそして、ウエハ単位で（Ｂｙｗａｆｅｒｂａｓｉ
ｓ）ウェ・・に一様な強さで働くとする。この仮定によ
り、゛ランダムな欠陥″゛による歩止りの損失を説明す
る為のボアソンの確率密度関数を導入できる。ハ
）ＲＨ）１７１−）１） λニチツプ当りの予想される故障の数。

β＝チツプ当りの実際の故障の数。

故障の定義によれば、β＝Ｏの場合のみが゛良好なチツ
プ若しくは３゛歩止り″５をもつ。

゛欠陥″″ど臨界領域゛″の定義によれば、チツプ単位
ごとの予想される故障の数は、欠陥密度（ｄ）と臨界領
域（Ａ）の積であるのがわかる。

従つて、−λ −ＤＡＹ＝ｅ 二ｅ となる。

次に臨界領域（Ａ）を考える。第４図を参照するに、長
さｔで幅ｗの゛細長Ｌ・パターン″゛を考える。欠陥の
大きさがｘの場合の臨界領域が次の式で得られる。大き
さｘの欠陥の臨界領域Ａはｘの関数即ちＡ（ｘ）である
ので、故障を生じ得る欠陥の大きさに関連した平均の臨
界領域Ａ（ｘ）を定める必要がある。

一般に受け入れられて（゛る欠陥の大きさに対するａ欠
陥の分布は一である。

臨界領域と故障の定義にＸ３より故障を生じ得る最も小
さＬ・欠陥の直径はｗであるのがわかる。

従つて、通常Ｎ（ｘ）と呼し、ａ一と定められて℃・る
、の関数を積分すると以下のＸ３様になる。

従つて、規格関数ｇ（ｘ）は以下のごとく定義される。

よつて、欠陥の大きさがｗよりも大き（゛か若しくは等
しい様な臨界領域の平均ｘは以下の如くになる。

ｊ１！−ＪｗΩ＼Ａノ６＼ΔノＵＡ−ν▼▼従つて、上
記細長（・型の検査装置の平均の臨界領域ＡはＴｗによ
り与えられるのがわかる。

これらの検査部分が、連続性及び短絡に関してテストさ
Ｇれる様な場合、゛検査の歩止り（一）゛は以下のＮ如
く定められる。

Ｇ＝良好な検査パターンの数。

Ｎ＝検査パターンの総数。

ｔ二検査パターンの長さ。

ｗ二検査パターンの巾。

上記の式をｄに関して解くと以下の様になる。

ぺ′▼▼ｄ：大きさｘがｗよりも大き（・か若しくは等
し℃・欠陥密度。

この式により、等し（・欠陥密度が、任意の大きさより
も大き（゛か若しくは等い゛欠陥密度が、一Ｘ仮定によ
り計算できるのがわかる。

代替的には、欠陥密度と欠陥の大きさの間の関係を調べ
る為の回帰分析を行なう為に、複数個の検査パターンが
夫々の集積回路に設けられ得る。第１図２図及び第３図
で示された欠陥検査パターンは、半導体ウエハの平坦な
層若しくは表面の欠陥を検出する様に設計される。

隣接する平坦な層間の欠陥の影響を調べる為第５図に示
される様な構造が使用され得る。電圧が、例えばバツテ
リ一２２から印加された時に導電性の板１８と２０の間
に電流が流れて（・れば、分離プレート２４に導電性を
生じる欠陥が生じて（・ると考えてよ（・ｏこの欠陥検
査の場合、大きさの分布は重要でなく且つ、調べるのは
不可能である。従つて、検査の歩止りは次の式で得られ
る。ノ Ａ＊＝検査パターンの面積。

ｄ ＝欠陥密度の平均。

第６図は、第３図に示された検査用のパターンがテスト
用パツドの必要総数を減少させる為にどの様に修正され
たかを示す。

第６図に示される様に、並行に設けられて℃・た２本の
太（゛パターンは接続されて、１個のテスト・パツド２
５を有する単一の太（゛パターンを形成する。上記太（
・パターンから突き出て（・る支線に沿つて曲がりくね
つて（・る２本の条線の夫々の一端にはテスト●パツド
２６及び２７が、又他端には夫々ダイオード・モードの
ＦＥＴ（例えばゲートとドレインが短絡して（・る）が
設けられて（・る。太（・条線にもダイオード・モード
のＦＥＴが接続されて（・て、そしてこれら３個のＦＥ
Ｔのソース電極は共通のテスト・パツド２８に接続され
て（・る。この欠陥検査回路はＮ＋２個のパッドを要求
する（Ｎ＝条線の総本数）。第６図の回路は、第３図に
示された欠陥検査パターンをある程度簡単にしたと（・
う点で進歩があるが、検査用パターンには種々の欠陥が
生じるので、測定されたデータを分析する際の正確性に
欠けると（・う欠点がある。

例えば、テスト●パツド２７に接続された条線の連続性
テストの場合、線の断線状態は、テスト・パツド２７に
電流を与え、そしてパッド２７と２８の間の低い電位差
の測定が検出されな（・事で検知される。しかしながら
、条線の断線個所よりもパツド２７に近（・所で、テス
ト●パツド２６を有する条線と又は、太℃・条線から突
き出て（・る支線のうちの１本とに対しても短絡回路が
ある様な場合、テスト●バツド２７に加えられたテスト
電流により、テスト・パツド２７と２８との間にあたか
も欠陥が無い事を示すかの様な低℃・電位差を生じる結
果となる。本発明は、テスト・パツドの必要総数がＮ＋
２個でよく、且つ検査パターンに生じた種々の欠陥によ
り測定ゼータの分析が不正確にならな〜゛様、第６図の
欠陥検査装置を改善したものを含む。第７図に示される
様に、本発明の電気的な欠陥検査構造は４個のＦＥＴを
使用して（・る。この場合、２本の太（・条線は第４の
ＦＥＴを介して接続され、他の第１、第２、第３のＦＥ
Ｔは、夫々となりのＦＥＴとの関連に於（・てその接続
方向が逆になつて℃・る。この様な回路構成は位置Ａに
テスト●パツド２５を設けるか若しくは、位置Ｂにテス
ト・パツドを設けるかでもつて条件を満足する。どちら
の位置にテスト・パツドを設けても最適な回路構成が得
られる。第７図は、基板に接続されて（・るテスト・パ
ツド２９が更に設けられて（・るのを示す。このテスト
・パッド２９により欠陥検査パターンと基板との間の欠
陥が検出できる。本発明の良好な実施例に於（・て、第
７図に示された形の欠陥検出構造が少なくとも２個半導
体ウエハの被覆層に設けられて（・る。

これらは第８図及び９図に示されており且つ、金属条線
回路と拡散条線回路として夫々区別されて（・る。金属
条線回路は拡散条線回路の上側に形成されて℃・るか、
これら２つの回路は互（・に９０度回転され、そしてこ
れらの回路の間には絶縁層がある。第１０図及び１１図
は、第８図及び第９図で示された金属条線回路及び拡散
条線回路の実際の構造を示して℃゛る。

拡散条線のパターン３１が、周知の方法で半導体基板３
０内に形成される。次（・で、絶縁酸化物３２が基板３
０の表面を覆つて形成され、その後、条線３１の間の領
域上の上記絶縁酸化物３２が部分的に食刻除去される。
次（・で、金属条線３３が、絶縁酸化物層３２を覆℃・
、拡散条線３１に対して直角方向に付着される。第１０
図を参照するに、２つの隣接する拡散領域をＦＥＴ装置
のソース及びドレインとして考え、そして例えば、領域
３４に於ける金属条線回路と拡散条線回路の交差領域を
ＦＥＴ装置のゲートと考えるならば、この様な構造はＦ
ＥＴ装置のマトリックス●パターンを構成する事がわか
る。かくて、金属条線回路と拡散条線回路が重なつて構
成された欠陥検査用のパターンばゲート・マトリックス
″″を形成して（・ると考えられる。１本の線あたりの
切断個所が統計的にせ（゛ぜ（・あつたところで１ケ所
である様に条線は十分に長く且つ十分な幅で形成される
。

交差路は、マトリックスのゲートが２０００個から９０
０００個を横切るのに十分の幅で形成される。この様な
構造は拡散条線回路と金属条線回路の両方で生じた切断
や短絡の様な半導体の欠陥検査に加えて、厚（・酸化物
層及び薄フ（゛酸化物層で生じたピンホールの検出を可
能にする。

厚い酸化物層中のピンホール検出は第１０図の領域３５
で示されて（・る。第１０Ａ図は第１０図中円で囲まれ
た領域３６の拡大図であり、゛ゲート・マトリツクス”
の薄（・酸化物層中のピンホールを示す。本発明による
欠陥検査に於（・ては、共通のテスト●パツドに接続さ
れた３個のＦＥＴ装置の夫々の導通方向がその隣接する
ＦＥＴと関連して逆にされて（・る様に接続されて（・
るので、総ての欠陥が隣接するパターンに影響を及ぼす
事なくテストできる。本発明に関する半導体欠陥検査パ
ターンの形式は次の如くにして行なう事ｂヌできる。

即ち、ウエハ全体に欠陥検査パターンのみを分布させる
場合と、製品集積回路ウエハの夫々に複数個のテスト用
地が設けられる場合とがある。欠陥検査パターンを形成
されて（・る複数個のウエハと複数個の製品ウエハを混
在する様にする場合、ウエハ間の差異に関する問題が生
じる。即ち、データは（・くつものウエハから集められ
、製品ウエハで生じて（・る欠陥を予測するのに用（・
られる。一方、製品ウエハの夫々に複数個のテスト用地
を設ける場合には、検査パターンの為にもつばら利用さ
れるウエハ単位ごとの総面積は極めて少なくされ、ウエ
ハ単位で見た場合、ウエ・・の高（・相関を得る可能性
が減性する。ウエ・・単位で見た場合のウエ・・の欠陥
を予想をこころみる際に、上記両方の方法とも（・くつ
かの困難な問題に遭遇するが、両方とも゛平均歩止り”
を予想する可能性はもつて（・る。欠陥検査のテスト用
地が第１２図に示されて（・る。複数個（図中では４個
）の検査パターン３７が、夫々のテスト用地に設けられ
て（・る。検査パターン３７は、同一の通常のパターン
を有して（・るが、欠陥大きさ分布を調べる為の回帰分
析の利用を可能にする為に線の長さと幅が変化して（・
る。検査パターン３７の夫々には共通端子に接続された
金属条線回路の為の３個のＦＥＴ装置３８と、そして共
通パッドに接続された拡散条線回路の為の３個のＦＥＴ
装置３９がある。これらＦＥＴ装置が形成されている側
と反対の端部には、金属条線回路及び拡散条線回路の夫
々の為の第４のＦＥＴ装置が形成されて（・る。このテ
スト●チツプ領域の一部分は、予想された歩止りを立証
する為製品集積回路用地４２として予定されている。本
発明の実施例では、ＦＥＴ技法が用（・られたがＦＥＴ
にかわるダイオード若しくは他のゲート用装置を用（・
てもよ（・のは当然である。

【図面の簡単な説明】

第１図は先行技術の達続性検査用パターンを示す図、第
２図は先行技術の短絡回路検査用パターンを示す図、第
３図は第１図と第２図のパターンの特徴を組み合わせて
切断と短絡回路の両方をテストする為の先行技術の検査
用パターンを示す図、第４図は欠陥の確率を計算する際
に用℃・る模型図、第５図は２つの導電層の間に設けら
れた絶縁層中のピンホール型の欠陥を調べる為の先行技
術の検査用装置を示す図、第６図は３個のＦＥＴと第３
図に示された検査用パターンを使用する基本的な欠陥検
査の為の回路図、第７図は本発明により更に改善された
欠陥検査０為の回路図、第８図は金属回路の回路図、第
９図は拡散回路の回路図、第１０図は第８図及び第９図
の切断線に沿つて得られた図で厚い酸化物層中のピンホ
ールを示す図、第１０Ａ図は薄い酸化物及び薄い窒素化
合物中のピンホールを示す第１０図の一部拡大図、第１
１図は欠陥検査パターンの１部分を示す図、第１２図は
本発明に於ける欠陥検査パターンの代表的なレイアウト
を示す大規模集積回路の平面図である。

Claims (1)

1. 【特許請求の範囲】 １ 互いに略平行に延び且つ互いに相手方に向つて延び
   る指状部を有する２つの第１導電パターン及び該２つの
   第１導電パターンの間で蛇行して延びる複数の第２導電
   パターンより成る検査パターンを半導体ウェハ及び該ウ
   ェハ上の絶縁層上に夫夫互いに直交して設けたものと、
   上記夫々の検査パターンに於いて上記２つの第１導電パ
   ターンの一端を接続する第１の単方向電導装置と、上記
   第１導電パターンの他端及び該他端と同じ側にある上記
   第２導電パターンの夫々の一端と共通端子とを接続する
   第２の単方向電導装置と、上記第１導電パターンの上記
   一端、上記第２導電パターンの夫々の他端及び上記共通
   端子に接続されたテスト接点パッドとを含む、半導体ウ
   ェハのための欠陥モニタ構造体。 ２ 上記第１及び第２の単方向電導装置がダイオード−
   モードの電界効果トランジスタ素子である特許請求の範
   囲第１項記載の構造体。 ３ 上記第２の単方向電導装置が、夫々の隣接する単方
   向電導装置との関連に於いて、その接続の極性方向が互
   いちがいになつている特許請求の範囲第２項記載の構造
   体。