JPS6167238A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6167238A JPS6167238A JP18790784A JP18790784A JPS6167238A JP S6167238 A JPS6167238 A JP S6167238A JP 18790784 A JP18790784 A JP 18790784A JP 18790784 A JP18790784 A JP 18790784A JP S6167238 A JPS6167238 A JP S6167238A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- lower wiring
- probe
- element circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＩＣ，ＬＳＩ等の半導体装置に関し、特にその
不良解析を容易に行ない得ろ半導体装置に関するもので
ある。
不良解析を容易に行ない得ろ半導体装置に関するもので
ある。
製造されたＩＣ，ＬＳＩ等の半導体装置に不良が発見さ
れた場合、半導体装置内のいずれの箇所に不良が存在す
るかの検査、いわゆる不良解析が行なわれる。この不良
解析に際しては、単に半導体装置の出力端子に検査用の
プローブを当接してその出力を検査するのみでは、多数
個形成された素子回路のいずれが不良であるかを解析す
ることはできず、したがって各素子回路単位での出力を
取出す必要がある。このため、これまでは第３図に示す
ようＫ、半導体装置１のパッシベーション膜２を突き破
るようにして検査用のプローブ３を配線層に当接し、こ
の配線層４から各回路の出力を得てその良否な検査する
方法が採られている。
れた場合、半導体装置内のいずれの箇所に不良が存在す
るかの検査、いわゆる不良解析が行なわれる。この不良
解析に際しては、単に半導体装置の出力端子に検査用の
プローブを当接してその出力を検査するのみでは、多数
個形成された素子回路のいずれが不良であるかを解析す
ることはできず、したがって各素子回路単位での出力を
取出す必要がある。このため、これまでは第３図に示す
ようＫ、半導体装置１のパッシベーション膜２を突き破
るようにして検査用のプローブ３を配線層に当接し、こ
の配線層４から各回路の出力を得てその良否な検査する
方法が採られている。
しかしながら、現状の半導体装置においては、同図のよ
５に配線層を２層又はそれ以上の多層に構成した場合、
各素子回路に直接接続されているのは層間絶縁膜５を隔
てた下側の配線層６であることが多く、シたがって正確
な解析を行なうためには下側の配線層６にプローブ３を
当接させる必要がある。ところが、実際には前述した上
側の配線層４へのプローブ３の当接に際してさえパッシ
ベーション膜２を破壊しかつこのときに隣接する配線層
を少なからず破損してしまうのに、更に下側の配線層６
への当接な図示鎖線のように行なうときにはその破損を
更に大きくして上側、下側の配線層４，６を破壊するお
それがあり、実際上は下側配線層６へのプローブ３０当
接は不可能である。
５に配線層を２層又はそれ以上の多層に構成した場合、
各素子回路に直接接続されているのは層間絶縁膜５を隔
てた下側の配線層６であることが多く、シたがって正確
な解析を行なうためには下側の配線層６にプローブ３を
当接させる必要がある。ところが、実際には前述した上
側の配線層４へのプローブ３の当接に際してさえパッシ
ベーション膜２を破壊しかつこのときに隣接する配線層
を少なからず破損してしまうのに、更に下側の配線層６
への当接な図示鎖線のように行なうときにはその破損を
更に大きくして上側、下側の配線層４，６を破壊するお
それがあり、実際上は下側配線層６へのプローブ３０当
接は不可能である。
したがりて、従来の半導体装置では間接的に素子回路の
不良解析を行なわざるを得す、正確な解析の実現は困難
である。
不良解析を行なわざるを得す、正確な解析の実現は困難
である。
本発明の目的は下側配線層へのプローブの導通を可能と
し、これにより素子回路の直接的な出力検査を行なって
その不良解析を正確に行なうことのできる半導体装置を
提供することにある。
し、これにより素子回路の直接的な出力検査を行なって
その不良解析を正確に行なうことのできる半導体装置を
提供することにある。
本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、素子回路に接続された下側配線層を、上層部
に設けたプローブ当接用の端子に接続し、この端子を通
して下側配線層の信号を取出し得るように構成すること
Ｋより、プローブによる下側配線層からの信号取出しを
容易なものとし、これにより素子回路の直接的な出力検
査を可能にして正確な不良解析を実現するものである。
に設けたプローブ当接用の端子に接続し、この端子を通
して下側配線層の信号を取出し得るように構成すること
Ｋより、プローブによる下側配線層からの信号取出しを
容易なものとし、これにより素子回路の直接的な出力検
査を可能にして正確な不良解析を実現するものである。
なお、測定技術として記載されているものとＫは、工業
調食会発行電子材料１９８２年１１月号別冊、昭和５７
年１１月１５日発行、Ｐ２Ｏ３〜Ｐ２Ｏ３がある。
調食会発行電子材料１９８２年１１月号別冊、昭和５７
年１１月１５日発行、Ｐ２Ｏ３〜Ｐ２Ｏ３がある。
第１図および第２図は本発明の半導体装置の一実施例の
要部平面図およびその断面図である。シリコン等の半導
体基板１０の主面上には論理回路等からなる多数個の素
子回路ブロック１１．１２゜１３・・・・・・を形成し
ている。そして、各素子回路ブロック１１，１２．１３
・・・・・・は各ブロック間の所謂配線領域１４に延設
された２層の配線層１５゜１６によりて相互に或いは図
外の回路や電極パッド等に接続している。
要部平面図およびその断面図である。シリコン等の半導
体基板１０の主面上には論理回路等からなる多数個の素
子回路ブロック１１．１２゜１３・・・・・・を形成し
ている。そして、各素子回路ブロック１１，１２．１３
・・・・・・は各ブロック間の所謂配線領域１４に延設
された２層の配線層１５゜１６によりて相互に或いは図
外の回路や電極パッド等に接続している。
前記配線層１５．１６の中、下側の配線層１５は８１０
２等の酸化膜１７上に形成し、コンタクト１８等によっ
て各素子回路ブロック１１．１２゜１３・・・・・・に
直接に接続している。その上にはＰＳＧ（りんガラス）
等の層間絶縁膜１９を形成し、更にその上に上側の配線
層１６を形成している。
２等の酸化膜１７上に形成し、コンタクト１８等によっ
て各素子回路ブロック１１．１２゜１３・・・・・・に
直接に接続している。その上にはＰＳＧ（りんガラス）
等の層間絶縁膜１９を形成し、更にその上に上側の配線
層１６を形成している。
これら、各配線層１５．１６はＡ！等の金属膜で形成し
ている。そして、前記上側の配線層１６が存在しない領
域でかつ前記下側の配線層１５位置の層間絶縁膜１９に
はスルーホール２０を形成し、このスルーホール２０を
通して下側の配線層１５に接続される端子２１を前記上
側の配線層１６と同時に（同一レベル位置に）形成して
いる。前記上側の配線層１６および端子２１上にはシラ
ン膜等のパッシベーション膜２２を形成している。
ている。そして、前記上側の配線層１６が存在しない領
域でかつ前記下側の配線層１５位置の層間絶縁膜１９に
はスルーホール２０を形成し、このスルーホール２０を
通して下側の配線層１５に接続される端子２１を前記上
側の配線層１６と同時に（同一レベル位置に）形成して
いる。前記上側の配線層１６および端子２１上にはシラ
ン膜等のパッシベーション膜２２を形成している。
この構成によれば、不良解析に際し、検査用のプローブ
３をバッジベージ璽ン膜２２を突破って第２図鎖線のよ
うに端子２１に当接させれば、端子２１はスルーホール
２０を介して下側の配線層１５に導通しているため、プ
ローブ３は実質的に下側の配線層１５に当接しているこ
とと同じになり、各素子回路１１，１２．１３・・・・
・・の出力を直接に取出して検査を行なうことができる
。これにより素子回路の不良原因等の不良解析を正確に
行なうことができる。勿論、上側の配線層１６にプロー
ブ３を当接させることも可能である。
３をバッジベージ璽ン膜２２を突破って第２図鎖線のよ
うに端子２１に当接させれば、端子２１はスルーホール
２０を介して下側の配線層１５に導通しているため、プ
ローブ３は実質的に下側の配線層１５に当接しているこ
とと同じになり、各素子回路１１，１２．１３・・・・
・・の出力を直接に取出して検査を行なうことができる
。これにより素子回路の不良原因等の不良解析を正確に
行なうことができる。勿論、上側の配線層１６にプロー
ブ３を当接させることも可能である。
つまり、この半導体装置によれば上側の配線層１６の深
さにプローブ３を突入れて端子２１に当接させることに
より下側の配線層１５に当接したときと同じ状態が得ら
れることになり、隣接する配線層等を破損することな（
しかも確実にプローブ３を当接して不良解析を行なうこ
とができる。
さにプローブ３を突入れて端子２１に当接させることに
より下側の配線層１５に当接したときと同じ状態が得ら
れることになり、隣接する配線層等を破損することな（
しかも確実にプローブ３を当接して不良解析を行なうこ
とができる。
（１）素子回路に接続される下側の配線層に対して上層
部に設けた端子を接続し、この端子に検査用のプローブ
が当接し得るように構成しているので、プローブを上層
の端子に当接させるだけで下側の配線層との導通を図る
ことができ、素子回路の直接的な検査を可能にして正確
な不良解析を行なうことができる。
部に設けた端子を接続し、この端子に検査用のプローブ
が当接し得るように構成しているので、プローブを上層
の端子に当接させるだけで下側の配線層との導通を図る
ことができ、素子回路の直接的な検査を可能にして正確
な不良解析を行なうことができる。
（２）下側の配線層に接続した端子を多層配線の最上層
に形成することにより、端子へのプローブの当接を極め
て容易なものにでき、したがりて下側配線層へのプロー
ブの接続を極めて容易なものにできろ。
に形成することにより、端子へのプローブの当接を極め
て容易なものにでき、したがりて下側配線層へのプロー
ブの接続を極めて容易なものにできろ。
（３）端子を上側配線層と同時にしかも上側配線層の存
在しない箇所に形成しているので、装造工程が複雑にな
ることもな（、かつチップサイズが大きくなることもな
い。
在しない箇所に形成しているので、装造工程が複雑にな
ることもな（、かつチップサイズが大きくなることもな
い。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、多層配線構
造は３層以上であってもよく、端子は最上層の配線位置
に形成した上で下側の配線層に導通させればよい。また
、この場合、スルーホールは多段に形成することが要求
されることがある。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、多層配線構
造は３層以上であってもよく、端子は最上層の配線位置
に形成した上で下側の配線層に導通させればよい。また
、この場合、スルーホールは多段に形成することが要求
されることがある。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理回路の半導体装
置に適用した場合について説明したが、それに限定され
るものではなく、多層配線構造を有する半導体装置であ
れば同様に適用できる。
をその背景となった利用分野である論理回路の半導体装
置に適用した場合について説明したが、それに限定され
るものではなく、多層配線構造を有する半導体装置であ
れば同様に適用できる。
第１・図は本発明の半導体装置の一実施例の一部の平面
図、 第２図は第１図のＩＩＩ［線断面図、 第３図は従来構造の断面図である。 １０・・・半導体基板、１１．１２．１３・・・素子回
路ブロック、１５・・・下側の配線層、１６・・・上側
の配線層、１７・・・Ｓｉｎ、、１９・・・層間絶縁膜
、２０・・・スルーホール、２１・・・端子、２２・・
・パッシヘー第 １ 図 ／グ 第 ２ 図
図、 第２図は第１図のＩＩＩ［線断面図、 第３図は従来構造の断面図である。 １０・・・半導体基板、１１．１２．１３・・・素子回
路ブロック、１５・・・下側の配線層、１６・・・上側
の配線層、１７・・・Ｓｉｎ、、１９・・・層間絶縁膜
、２０・・・スルーホール、２１・・・端子、２２・・
・パッシヘー第 １ 図 ／グ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、少なくとも下側の配線層を素子回路に接続してなる
多層配線構造の半導体装置において、上層部にプローブ
当接用の端子を形成すると共に、この端子と前記下側の
配線層とを接続したことを特徴とする半導体装置。 ２、下側の配線層上の層間絶縁膜にスルーホールを形成
し、このスルーホールを通して層間絶縁膜上に形成した
端子と下層の配線層とを接続してなる特許請求の範囲第
１項記載の半導体装置。 ３、端子は上側配線層と同時に形成してなる特許請求の
範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18790784A JPS6167238A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18790784A JPS6167238A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167238A true JPS6167238A (ja) | 1986-04-07 |
Family
ID=16214287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18790784A Pending JPS6167238A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926914A (en) * | 1987-08-10 | 1990-05-22 | Nissan Motor Company, Limited | Vent control valve attached to fuel filler tube |
| US6359338B1 (en) * | 1999-07-09 | 2002-03-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with self-security function |
-
1984
- 1984-09-10 JP JP18790784A patent/JPS6167238A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926914A (en) * | 1987-08-10 | 1990-05-22 | Nissan Motor Company, Limited | Vent control valve attached to fuel filler tube |
| US6359338B1 (en) * | 1999-07-09 | 2002-03-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with self-security function |
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