KR100676612B1 - 반도체 소자의 패드 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 패드는, 반도체 기판 상에 볼록하게 형성되며, 테두리를 따라서 다수의 단차가 형성되는 것을 특징으로 한다. 여기서, 장벽금속 또는 절연막이 상기 도전막 위에 증착된 경우에는, 장벽금속 또는 절연막에 대해서도 계단 형태로 단차가 형성되는 것이 바람직하다. 한편, 패드의 각 단차는 FIB 장비의 이온 밀링(milling)에 의해 형성되고, 패드의 테두리에는 3개의 단차가 형성되는 것이 바람직하다. 또한, 본 발명에 따른 반도체 소자의 패드의 다른 실시예는, 반도체 기판 상에 형성되며, 반도체 소자의 내부 회로와 전기적으로 연결된 하부 도전막과; 하부 도전막 위에 하부 도전막 보다 더 넓게 증착되고, 하부 도전막과 전기적으로 연결되는 상부 도전막을 포함하는 것을 특징으로 한다. 여기서, 하부 도전막은 알루미늄(Al)막이고, 상부 도전막은 백금(Pt)막으로 이루어지는 것이 바람직하다.
본 발명에 따르면, 패드의 폭이 좁은 경우에도 정확한 프로브(probe)의 컨택(contact)을 통해 전기적인 특성이 왜곡되는 현상을 방지할 수 있다. 또한 패드의 상면에 형성된 절연막 또는 장벽금속을 완전히 제거하지 않고도, 프로브(probe)를 정확하게 패드에 컨택(contact)할 수 있다.
패드, 프로브, 컨택, 도전막

Description

반도체 소자의 패드{Pad of Semiconductor Device}
도 1 및 도 2는 각각 종래의 반도체 소자의 패드를 나타내는 평면도 및 단면도.
도 3은 도1에 도시된 패드를 프로빙(probing)할 때 프로브가 정렬된 상태를 나타내는 단면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 패드의 일실시예를 나타내기 위한 사시도.
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 패드의 다른 실시예를 나타내기 위한 사시도.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자의 패드의 또 다른 실시예를 나타내기 위한 단면도.
<도면의 주요 부호에 대한 설명>
101 : 반도체 기판 111 : 패드
115 : 도전막 121 : 패씨베이션(passivation)막
150 : 패드 151 : 도전막
170 : 패드 171 : 도전막
172 : 상부층 311 : 프로브
200 : 반도체 기판 3100 : 패드
310 : 하부 도전막 320 : 상부 도전막
본 발명은 반도체 소자의 패드(pad)에 관한 것으로서, 좀 더 구체적으로는 프로빙(probing)을 용이하게 하는 반도체 소자의 패드에 관한 것이다.
반도체 소자는 내부에 여러 가지 기능을 갖는 내부 회로를 포함한다. 내부 회로는 외부 시스템과 전기적으로 연결되어야 그 기능을 제대로 발휘하게 된다. 이와 같이 반도체 소자의 내부 회로를 외부 시스템과 전기적으로 연결시키기 위하여 반도체 소자는 다수개의 패드들을 구비한다. 그러한 패드에 도전선을 본딩(bonding)함으로써 즉, 본딩 와이어(wire)를 통하여 상기 회로는 외부 시스템과 데이터를 주고 받게 된다.
이처럼 패드는 반도체 소자의 동작 중에 본딩(bonding) 기능 이외에도, 반도체 소자를 테스트(test) 할 때에는 프로빙(probing)을 위한 곳으로도 사용된다.
도 1은 종래의 반도체 소자 및 그 위에 형성된 패드(pad)의 평면도이고, 도 2는 상기 도 1에 도시된 반도체 소자 및 패드의 단면도이다.
도 1 및 도 2를 참조하면, 패드(111)는 반도체 장치의 기판(101) 상에 형성되며, 금속 재질의 도전막(115)으로 이루어지거나, 또는 도전막 과 도전막(115) 위의 테두리에 형성된 패씨베이션(passivation)막(121)으로 이루어진다. 그리고 그 도전막(115) 위에 도전선(미도시)이 본딩(bonding)되고, 본딩(bonding)된 도전선을 통하여 반도체 소자의 내부 회로는 외부 시스템과 전기적으로 연결된다.
도 3은 상기 도1에 도시된 패드를 프로빙(probing)할 때 프로브가 정렬된 상태를 도시한 도면이다.
일반적으로 도전선이 패드(111)에 본딩(bonding) 되기 전에 반도체 소자의 내부 회로가 정상적으로 동작하는 지를 검사하기 위해, 웨이퍼 레벨 테스트 공정을 거치게 되는데, 이러한 반도체 소자의 테스트를 위해 도 3에 도시된 바와 같이 패드(111)에 프로브(311)를 접촉시키게 된다.
한편, 반도체 제조 기술의 발달에 따른 소자의 고집적화로 인해, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며, 그 배선 간의 간격 또한 미세화 되는 추세이다. 그로 인해 패드의 크기가 점점 작아짐에 따라, 소자 특성 테스트를 위한 전기적 패드 프로빙(Electric Pad Probing)에서 사용되는 프로브 니들(needle)이 패드에 접촉되지 않을 수 있고, 이러한 경우에는 테스트를 위해 프로브에 Vdd 및 Vss 전압 인가를 해도 시그널(signal)이 나타나지 않는다.
이외에도, 패드 오픈(Pad Open) 공정이 생략된 웨이퍼에 대해서는, 테스트를위한 프로브와 패드의 접촉이 불가능하여, 그 웨이퍼의 불량 원인을 제대로 파악하지 못한 채 물리적 파괴에 의한 불량 분석에 의존하여야 하므로, 데이터에 대한 신뢰도가 떨어지고, 많은 시간을 소요하는 단점이 있다.
본 발명의 목적은, 90 나노(nano) 공정과 같은 선행 공정의 진행 과정 중 소자의 특성 관찰을 위해 프로브 니들(probe needle)을 사용할 때, 니들(needle)의 직경이 오픈된 패드의 표면보다 더 넓은 크기, 예를 들면 1㎛ 정도의 크기를 가져서, 패드에 니들(needle)이 컨택(contact) 되지 않는 경우, 또는 패드 오픈 공정이 생략되어 프로브가 컨택(contact) 할 수 있는 오픈된 패드가 없는 경우에도 프로빙(probing)이 가능하도록 하기 위한 것이다.
본 발명에 따른 반도체 소자의 패드는, 반도체 기판 상에 볼록하게 형성되며, 테두리를 따라서 다수의 단차가 형성되는 것을 특징으로 한다. 여기서, 장벽금속 또는 절연막이 상기 도전막 위에 증착된 경우에는, 장벽금속 또는 절연막에 대해서도 계단 형태로 단차가 형성되는 것이 바람직하다. 한편, 패드의 각 단차는 FIB 장비의 이온 밀링(milling)에 의해 형성되고, 패드의 테두리에는 3개의 단차가 형성되는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 패드의 다른 실시예는, 반도체 기판 상에 형성되며, 반도체 소자의 내부 회로와 전기적으로 연결된 하부 도전막과; 하부 도전막 위에 하부 도전막 보다 더 넓게 증착되고, 하부 도전막과 전기적으로 연결되는 상부 도전막을 포함하는 것을 특징으로 한다. 여기서, 하부 도전막은 알루미늄(Al)막이고, 상부 도전막은 백금(Pt)막으로 이루어지는 것이 바람직하다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 4a에는 반도체 기판에서 볼록하게 형성된 패드가 도시되어 있고, 도 4b 에는 본 발명에 따른 반도체 소자의 패드가 도시되어 있고, 도 4c에는 도 4b의 패드에 프로브(probe)를 컨택(contact) 하는 과정이 도시되어 있다.
도 4a에 도시된 바와 같이, 반도체 소자의 전기적 테스트를 위해 프로브(probe)(311)에 컨택(contact) 하는 패드(150)가 반도체 기판(도시되지 않음) 위에 형성된다. 그러한 패드(150)는 반도체 소자의 내부 회로와 전기적으로 연결되는 금속 재질의 도전막(151)만으로 이루어지거나, 또는 도전막과, 도전막(151) 위에 형성된 패씨베이션(passivation)막(도시되지 않음)으로 이루어지며, 통상 반도체 기판 위에 볼록하게 형성된다.
한편, 종래에는 패드의 상면, 더욱 상세하게는 그 패드를 이루는 도전막의 상면에 프로브(probe)를 컨택(contact) 하였으나, 반도체 소자의 고집적화로 인해 패드의 크기가 줄어들면서 프로브(probe)의 컨택(contact)이 점점 어렵게 되고 있다. 따라서 본 발명에서는 반도체 기판 위에 볼록하게 형성된 패드의 도전막에 대해 측면에서 프로브(probe)를 컨택(contact) 시키고자 한다.
그러나 이처럼 프로브(probe)를 도전막의 측면에 컨택(contact) 하는 경우 프로브(probe)가 미끌어질 염려가 있으므로, 도 4b에 도시된 바와 같이, 본 발명에서는 도전막(151)의 테두리에 계단 형태로 다수의 단차(A)를 형성한다. 이때, FIB 장비에 의한 이온 밀링(milling)을 통해 도전막(151)의 테두리에 단차(A)를 형성한다. 한편, 단차의 수는 많을 수로 좋지만, 너무 많으면 단차를 형성하는데 오랜 시간이 소요되므로, 3개 정도의 단차가 형성되는 것이 바람직하다.
따라서 도 4c에 도시된 바와 같이 도전막(151)의 테두리에 다수의 단차(A) 가 형성된 패드(150)에 대해, 프로브(probe)(311)를 측면 방향으로 컨택(contact) 하면, 프로브(probe)(311)와 첩촉되는 패드(150)의 면적이 넓어지고, 동시에 프로브(probe)(311)가 미끄러지는 현상을 방지할 수 있게 된다.
다음에는 본 발명에 따른 반도체 소자의 패드의 다른 실시예를 살펴본다.
한편, 패드 오픈 공정이 생략되어 패드 위에 절연막 또는 장벽금속과 같이 패드를 덮고 있는 상부층이 형성되어 있는 경우, 기존에는 패드의 상면에 형성된 절연막 또는 장벽금속의 상부층을 완전히 제거한 후, 프로브를 패드의 오픈된 상면에 컨택(contact) 하였다. 그러나 본 발명에서는 패드의 상면에 형성된 그러한 상부층을 완전히 제거하지 않고도 프로브(probe)와 컨택(contact) 할 수 있는 패드의 구조를 제시한다.
도 5a는 도전막 위에 절연막 또는 장벽금속 등의 상부층이 형성된 패드를 나타내고, 도 5b는 본 발명에 반도체 소자의 패드가 도시되어 있고, 도 5c에는 도 5b의 패드에 프로브(probe)를 컨택(contact) 하는 과정이 도시되어 있다.
이처럼 도전막(171) 위에 절연막 또는 장벽금속과 같은 상부층(172)이 형성된 패드(170)에 대해서도, 앞에서 설명한 것과 같은 방식으로, 즉 FIB 장비에 의한 이온 밀링(milling)을 통해 도전막(171)의 테두리에 단차(B)를 형성한다.
이때 도 5b에 도시된 바와 같이, 도전막(171)의 상부에 형성된 상부층(172)도 도전막(171)과 마찬가지로 FIB 장비에 의한 이온 밀링(milling)을 통해 단차(B)가 형성된다.
그리고 도 5c에 도시된 바와 같이, 테두리에 단차(B)가 형성된 도전막(171) 에 대해 측면 방향으로 프로브(probe)(311)를 컨택(contact) 하여 반도체 소자를 테스트한다. 따라서 본 발명에 따른 반도체 소자의 패드에 의하면, 도전막(171)의 상면에 형성된 절연막 또는 장벽금속 등의 상부층(172)을 완전히 제거하지 않고, 일부만을 제거한 후, 프로브(probe)(311)를 패드(170)에 컨택(contact) 할 수 있게 된다.
한편, 본 발명에 따른 반도체 소자의 패드에 대한 또 다른 실시예를 이하에서 설명한다.
도 6a에는 본 발명에 따른 반도체 소자의 하부 도전막이 도시되어 있고, 도 6b에는 본 발명에 따른 반도체 소자의 상부 도전막이 도시되어 있다.
도 6a에 도시된 바와 같이, 패드 오픈 공정을 통해 하부 도전막(310)의 표면을 반도체 기판(200) 위에 오픈한다. 이때 그 오픈(open)된 하부 도전막(310)의 표면이 너무 작아서 프로브(probe)와 컨택(contact) 할 수 없는 경우에는, 도 6b에 도시된 바와 같이 하부 도전막(310) 위에 그 하부 도전막(310) 보다 더욱 큰 크기를 갖는 상부 도전막(320)을 증착한다. 여기서 하부 도전막(310)은 반도체 소자의 내부 회로와 전기적으로 연결되고, 상부 도전막(320)은 하부 도전막(310)과 전기적으로 연결된다. 따라서 이와 같이 하부 도전막(310)과, 그 보다 더 넓게 형성된 상부 도전막(310)으로 이루어지는 패드(300)에 프로브(probe)를 컨택(contact) 함으로써 반도체 소자를 테스트할 수 있게 된다. 한편, 하부 도전막(310)은 반도체 소자의 금속 배선에서 많이 사용되는 알루미늄(Al)막으로 이루어지고, 상부 도전막은 백금(Pt)막으로 이루어지는 것이 바람직하다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 패드의 폭이 좁은 경우에도 정확한 프로브(probe)의 컨택(contact)을 통해 전기적인 특성이 왜곡되는 현상을 방지할 수 있다.
또한 본 발명에 따르면, 패드 오픈 공정이 생략된 경우에도, 패드의 상면에 형성된 절연막 또는 장벽금속을 완전히 제거하지 않고도, 프로브(probe)를 정확하게 패드에 컨택(contact)할 수 있어서, 절연막 또는 장벽금속의 제거에 시간을 소모할 필요가 없다.

Claims (6)

  1. 반도체 기판 위에 형성되며,
    소정의 회로부와 전기적으로 연결되는 도전성 재질의 도전막으로 형성된 반도체 소자의 패드로서,
    상기 패드의 테두리부는 다수의 단차를 갖는 계단 형태인 것을 특징으로 하는 반도체 소자의 패드.
  2. 제1항에서,
    상기 도전막 위에 장벽금속 또는 절연막이 증착된 경우에는, 상기 장벽금속 또는 절연막에 대해서도 계단 형태로 단차가 형성되는 것을 특징으로 하는 반도체 소자의 패드.
  3. 제1항 또는 제2항에서,
    상기 패드의 각 단차는 FIB 장비의 이온 밀링에 의해 형성되는 것을 특징으로 하는 반도체 소자의 패드.
  4. 제1항 또는 제2항에서,
    상기 패드의 테두리에는 3개의 단차가 형성되는 것을 특징으로 하는 반도체 소자의 패드.
  5. 반도체 소자의 테스트를 위해, 프로브(probe)와 컨택(contact) 하는 패드에 있어서,
    반도체 기판 상에 형성되며, 반도체 소자의 내부 회로와 전기적으로 연결된 알루미늄(Al)막으로 이루어진 하부 도전막과;
    상기 하부 도전막 위에 하부 도전막 보다 더 넓게 증착되고, 상기 하부 도전막과 전기적으로 연결되는 백금(Pt)막으로 이루어진 상부 도전막;
    을 포함하는 것을 특징으로 하는 반도체 소자의 패드.
  6. 삭제
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