JP2014049471A - 半導体装置およびその試験方法並びに製造方法 - Google Patents

Abstract

【課題】配線パターンを形成している電極層に対して必要な電気的ストレスを印加できるようにする。
【解決手段】半導体チップ１は、半導体基板２上に第１配線層４、試験用導体層６、第２配線層８がそれぞれ絶縁膜を介して形成される。試験用導体層６は、第１配線層４と第２配線層８が対向する領域を覆うようにほぼ全面に形成される。試験用導体層６は電極Ｅ３に接続され、同電位に設定可能な構成である。これにより、検査時に試験用導体層６と第１配線層４あるいは第２配線層８との間に電圧ストレスを印加させることで異物１２などが存在する場合に不良であることを判定でき、スクリーニング試験を確実に実施することができる。
【選択図】図３

Description

本発明は、半導体装置およびその試験方法並びに製造方法に関する。

集積回路を形成する半導体装置では、一般に、複数層の配線パターンを、層間絶縁膜を介在させた状態で設けて素子間の電気的接続を行う構成としている。この場合、半導体装置の製造過程において、特に配線パターンを形成する電極層の形成工程では、層間絶縁膜中に異物が混入したり層間絶縁膜の形成不良などがあったりすると、上下の電極層間で耐圧不良や劣化が生じやすくなる不具合がある。

このような不具合が使用状態で発生するのを防止するために、半導体装置の配線層間に電気的ストレスを印加することで、耐圧不良や劣化などが発生しやすい状態にある物を積極的に不良となるようにスクリーニング試験が行われる。これにより、市場に出て初期不良が発生することを低減するようにしたものである。

しかしながら、層間絶縁膜の耐圧を検査する場合に、上下の電極層はそれぞれ配線パターンとして形成されていて、各配線パターンは素子に接続されるなどの状態に形成されているので、上下の電極層間で必ずしも十分な電圧ストレスが印加できるという試験とはならない。このため、異物や形成不良などで耐圧不良や劣化が発生しやすい状態にあるものでも、不良品として除去することが難しいのが実情である。

特開平９−３３０９６９号公報

本発明は、上記事情を考慮してなされたもので、その目的は、配線パターンを形成している電極層に対して必要な電気的ストレスを印加できるようにしてスクリーニング試験を確実に実施することができるようにした半導体装置、半導体装置の試験方法および半導体装置の製造方法を提供することにある。

請求項１に記載の半導体装置によれば、半導体基板に形成された複数の半導体素子と、半導体基板上に層間絶縁膜を介して形成される少なくとも２層の配線層を備えた構成において、層間絶縁膜中の２層の配線層の間にそれら２層の配線層が対向する領域を覆うように試験用導体層およびこの試験用導体層に接続された試験用パッド電極を設ける構成としている。

これにより、２層の配線層のそれぞれについて、試験用導体層との間に試験用パッド電極を介して試験電圧を印加することができる。このとき、同電位に保持される試験用導体層は、対向する配線層との間に十分な電圧ストレスを印加することができるので、層間絶縁膜中に異物が存在している場合や層間絶縁膜の形成不良がある場合などで、劣化や不良に至るものを極力除去することができる。

また、請求項６に記載の半導体装置の試験方法によれば、半導体基板上に層間絶縁膜を介して形成される少なくとも２層の配線層と、層間絶縁膜中の２層の配線層が対向する領域に対応した範囲に設けられる試験用導体層と、試験用導体層に接続され外部から電圧を印加可能な試験用パッド電極とを備えた半導体装置に対して、２層の配線層の一方もしくは双方の配線層と試験用導体層との間に試験用パッド電極を介して所定の試験電圧を印加してスクリーニング試験を行う。

これにより、同電位に保持される試験用導体層は、対向する配線層との間に十分な電圧ストレスを印加することができるので、層間絶縁膜中に異物が存在している場合や層間絶縁膜の形成不良がある場合などで、劣化や不良に至るものを極力除去することができる。

そして、請求項７に記載の半導体装置の製造方法によれば、半導体素子が形成された半導体基板上に絶縁膜を形成する工程と、絶縁膜上に第１配線層を形成する工程と、第１配線層上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上に中間配線層および試験用導体層を形成する工程と、中間配線層および試験用導体層を覆うように第２層間絶縁膜を形成する工程と、第２層間絶縁膜上に第２配線層を形成する工程とを経て半導体装置が形成される。

これにより、中間配線層を形成する工程で同時に試験用導体層を設けることができ、回路構成として中間配線層を設ける半導体装置においては、試験用導体層を設けるための新たな工程を追加することなく試験用導体層を設けることができる。

本発明の一実施形態を示す基本構成図の（ａ）断面図、（ｂ）平面図 具体的な断面構成図 検査時の説明図 検査時の判定分布図 異なる構成の断面構成図 パッドのボンディング状態を示す図 製造工程の説明図（その１） 製造工程の説明図（その２）

以下、本発明の一実施形態について図１〜図８を参照して説明する。
半導体装置としての半導体チップ１は、図１（ｂ）に示すように矩形状の半導体基板２に形成されている。なお、矩形状の半導体基板２は、図示のように長方形状でも良いし、正方形状のものでも良い。

図１（ａ）は、図１（ｂ）中のＡ−Ａ線の部分の断面を示すもので、半導体基板２は、シリコン基板などからなるもので、上面側から図示しない種々の拡散領域形成あるいは絶縁分離の形成などの加工が施され、これによってトランジスタ、ダイオード、抵抗などの集積回路を構成する各種の半導体素子が多数形成されている。

半導体基板２の上面には、シリコン酸化膜などからなる第１絶縁膜３が全面に形成され、その上面にアルミニウム膜などからなる第１配線層４が形成されている。第１絶縁膜３には、半導体基板２に形成した半導体素子の端子に接続する部分にコンタクトホールが形成されており、第１配線層４は、コンタクトホールを介して半導体基板２の各半導体素子と接続するように形成されている。

また、第１配線層４は、図１（ｂ）では簡単のためにＬ字型のパターンを代表として示しているが、実際には、半導体基板２に形成した各種の半導体素子間の接続をして回路を形成するための配線に対応する複数の配線パターンとして形成されている。そして第１配線層４の形成範囲は、半導体基板２上の半導体素子が形成されている領域および半導体基板２端部への引き出し配線をする領域に対応している。

第１配線層４の上面に、第１配線層４を覆うように全面にシリコン酸化膜などからなる第２絶縁膜５が形成されている。第２絶縁膜５の上面に、アルミニウム膜などからなる試験用導体層６が形成されている。この試験用導体層６は、半導体基板２の半導体素子が形成された領域のほぼ全面に渡る範囲に形成されている。また、試験用導体層６は、後述する特定の場所を除いて形成領域の全面に渡って隙間なくベタに形成され、通常回路には接続されておらず、半導体チップ１の動作目的を担う回路の機能とは関係しない。

試験用導体層６の上面に、試験用導体層６を覆うように全面にシリコン酸化膜などからなる第３絶縁膜７が形成されている。第３絶縁膜７の上面に、アルミニウム膜などからなる第２配線層８が形成されている。第２配線層は、第１配線層４の配線パターンあるいは半導体基板２の半導体素子に接続するための配線パターンを有している。また、図示はしていないが、必要に応じて試験用導体層６のパターンに貫通用の開口を形成して第２配線層８の配線パターンと第１配線層４の配線パターンとの間を接続するように開口を貫通するビアが形成されている。

半導体チップ１の上辺部には３つのパッド９〜１１が設けられている。パッド９には第１配線層４が接続され、パッド１０には第２配線層８が接続され、試験用パッド電極としてのパッド１１には試験用導体層６が接続され、それぞれ電極Ｅ１〜Ｅ３として設けられている。なお、第１配線層４および第２配線層８は、複数の配線パターンを含むように形成されても良く、それぞれの配線パターンは、接続する半導体素子などを経由した状態で電気的に接続された状態となる。したがって、全ての第１配線層４、第２配線層８の全ての配線パターンがパッド９あるいは１１と同電位になるものではない。また、試験用導体層６は、全面に渡ってほぼ隙間なくベタに形成されているので、全体としてパッド１０と同電位になる。なお、外部に電極として引き出すために、パッド９〜１１以外にも、図示しないパッドが複数設けられている。

図１（ａ）、（ｂ）には、第１配線層４の上面に異物１２が存在している状態を示している。この異物１２は、例えば製造工程で発生する導体あるいは金属の破片や、絶縁膜が形成されずに残ったボイドのような状態のものも想定していて、必ずしも実体物のみを示すのではなく、層間絶縁膜の絶縁状態が所定の機能よりも低下している状態で、半導体装置としての機能に支障をきたす異常状態を示す対象として示している。

上記のような基本的な構成を有するものとして半導体チップ１が構成されている。このような半導体チップ１は、電圧ストレス試験などの検査を経て組立工程に移行し、パッケージに組み込まれる。なお、図１の構成では簡単のために配線パターンを具体的に示さないものを示したが、構成の説明中にも触れたように、実際には配線パターンとして図２に示すような配線パターンや、低抗体などが設けられる構成の半導体チップ２１となっている。

すなわち、図２に示す半導体チップ２１は、半導体基板２の上面部に各種の半導体素子を構成するように例えば不純物拡散領域２ａ、２ｂなどが形成されている。また、第１絶縁膜３には半導体基板２の不純物拡散領域２ａ、２ｂとコンタクトをとるためのコンタクトホールが形成されている。第１絶縁膜３の上層に形成する第１配線層４は、複数の配線パターン４ａ〜４ｃなどが形成されており、さらに、半導体基板２の不純物拡散領域２ａ、２ｂと電気的に接続するコンタクトプラグ４ｄ、４ｅなどが形成されている。

第２絶縁膜５には、第１配線層４の配線パターン４ｃなどと接続するためのヴィア８ａを設けるための開口（ヴィアホール）が形成されるとともに、抵抗体２２が埋め込み形成されている。そして、試験用導体層６には、ヴィア８ａを挿通させるための開口６ａが形成されると共に、抵抗体２２の形成位置に対応して開口６ｂが形成されている。また、これら開口６ａ、６ｂの形成部分は導体膜が除去される部分であるから、試験用導体層６による第１配線層４および第２配線層８の検査対象領域から除外される。

第３絶縁膜７には、ヴィア８ａが第１配線層４の配線パターン４ｃと第２配線層８との間を電気的に接続するように埋め込まれると共に、試験用導体層６をパッド１１に接続するための導体層８ｂが埋め込み形成されている。また、低抗体２２の両端部とコンタクトを形成するコンタクトプラグ２３ａ、２３ｂが埋め込み形成されている。コンタクトプラグ２３ａ、２３ｂは、第２配線層８において形成される配線パターンに接続され、回路構成中の抵抗体２２を回路素子として含むように構成されている。

次に、上記構成の半導体チップ１の検査方法について図３、図４を参照して説明する。なお、図３（ａ）、（ｂ）においては、図１（ａ）における断面構造を示しているが、電気的な説明をする関係で、第１絶縁膜３、第２絶縁膜５、第３絶縁膜７は省略した状態で示している。なお、説明のために、第１配線層４上に層間絶縁膜としての第２絶縁膜５の特性を劣化させる異物１２が残留している状態を想定している。

検査方法としては、図３（ａ）に示すように、第２配線層８の電極Ｅ２と試験用導体層６の電極Ｅ３との間に所定の電圧ストレスＶを印加してその間に流れる電流Ｉ１を測定する。このとき、試験用導体層６は、半導体チップ１では、ほぼ全面に渡って同電位となり、第２配線層８の各配線パターンとの間に電圧Ｖを最大として必要な電圧ストレスを印加することができる。また、半導体チップ２１では、試験用半導体層６が、ヴィア８ａや抵抗体２２の形成領域を除いたほぼ全面に渡って同電位となるように形成されているので、第２配線層８の対向する領域の各配線パターンとの間に電圧Ｖを最大として必要な電圧ストレスを印加することができる。

そして、半導体チップ１（２１）の第２配線層８と試験用導体層６との間に異物などの不具合を生じさせるものが存在しなければ、これらの間に殆ど電流は流れないため、正常な範囲の電流Ｉ１が測定される。すなわち、図４（ａ）に示しているように、測定された電流Ｉ１は、正常な半導体チップが呈する電流値すなわち判定電流Ｉｓ以下の分布の範囲に入るので、第３絶縁膜５の絶縁状態が良好であることが判定される。

次に、図３（ｂ）に示すように、第１配線層４の電極Ｅ１と試験用導体層６の電極Ｅ３との間に電圧ストレスＶを印加してその間に流れる電流Ｉ２を測定する。このとき、試験用導体層６は、半導体チップ１では、ほぼ全面に渡って同電位となり、第１配線層４の各配線パターンとの間に電圧Ｖを最大として必要な電圧ストレスを印加することができる。また、半導体チップ２１では、試験用半導体層６が、ヴィア８ａや抵抗体２２の形成領域を除いたほぼ全面に渡って同電位となり、第１配線層４の対向する領域の各配線パターン４ａ〜４ｃとの間に電圧Ｖを最大として必要な電圧ストレスを印加することができる。

そして、半導体チップ１（２１）の第１配線層４と試験用導体層６との間に異物などの不具合を生じさせるものが存在しなければ、これらの間に殆ど電流は流れないが、異物１２の存在により正常な範囲の判定電流Ｉｓを超える電流Ｉ２が測定される。すなわち、図４（ｂ）に示しているように、測定された電流Ｉ２は、正常な半導体チップが呈する電流値すなわち判定電流Ｉｓを超える分布の範囲に入るので、第２絶縁膜４の絶縁状態が不良であることが判定される。この結果、上記の検査により第２絶縁膜４の絶縁状態に不良があることが判定されたので、全体として不良品であることが判定される。

半導体チップ１（２１）では、第１配線層４と第２配線層８との間の第２絶縁膜５、第３絶縁膜７に不良となる要素である欠陥や異物などが存在している場合には、電圧ストレスを受けることで、正常な半導体チップでは流れないはずの電流のレベルとなり、これによって正常な状態でないことが判定できる。この場合、試験用導体層６が形成されていない場合には、第１配線層４と第２配線層８との間に電圧ストレスを印加することで検査をすることが考えられるが、これら第１配線層４および第２配線層８は、通常は回路を構成する配線パターンとして形成されているので、電極Ｅ１、Ｅ２の間に電圧ストレスを印加しても、半導体素子を経由した配線パターンが対向する部分などでは十分な電圧ストレスを印加することができない。

このため、第１配線層４と第２配線層８との間に異物１２が存在している場合でも、検査時点でこれを確実に捉えることができず、劣化が進行した時点で不良となることが予想される。この実施形態においては、このような事態を招くことを未然に回避することができ、異物１２などが半導体チップ１内に残留している場合には、確実に検査によって取り除くことができる。

次に、上記した試験用導体層６を設ける構成が、半導体チップ２１の構成と同様に、他の半導体素子である抵抗体２２などの要素を伴うようにして形成される場合の適用例について図５を参照して、図２の構成と異なる部分について説明する。

図５に示すように、試験用導体層６の一部を試験用導体層６とは電気的に切り離した状態に形成する配線パターン６ｃを設ける構成としている。この配線パターン６ｃは、第１配線層４の配線パターン４ａとの間をヴィア６ｄにより接続されており、第２配線層８の配線パターンとの間をヴィア８ｂにより接続されている。

これにより、試験用導体層６を形成する際の導体膜の一部を配線パターン６ｃとして用いることで、配線パターン６ｃ部分を除いた領域に試験用導体層６が形成された状態となる。この場合、試験用導体層６が形成されないＳにおいては、第１配線層４は領域Ｓ１には配線パターンが形成されておらず、第２配線層８は領域Ｓ２に配線パターンが形成されていない。つまり、領域Ｓにおいては、第１配線層４と第２配線層８との間に対向して配置される配線パターンが存在しないように構成されている。これによって、試験用導体層６が形成されていない領域Ｓが存在していて検査対象の領域とならなくなっていても実質的に支障が発生することはない。

また、このように試験用導体層６を形成する際の導体膜を利用して配線パターン６ｃを設けることで、第１配線層４と第２配線層８との間を電気的に接続するために試験用導体層６にヴィア形成用の開口を設けるだけでなく、回路形成用の配線パターンの形成に際しても第１配線層４あるいは第２配線層８における配線パターンを無理なく形成でき、全体として配線パターンの形成に柔軟な対応をすることができる。

図６は、半導体チップ２１をパッケージに組み付けたときの応用例を示している。この構成では、試験用導体層６を接続した電極Ｅ３について、半導体チップ２１の状態で行った検査の終了後にパッケージに組み付ける際に、グランド端子ＧＮＤに接続する構成としたものである。図示の例では、第２配線層８の電極Ｅ２がグランド端子ＧＮＤに接続される構成で、リードフレーム４１のグランド端子ＧＮＤとなるリード４１ａが設けられている。このリード４１ａに電極Ｅ２からボンディングワイヤ４２により電気的に接続され、電極Ｅ３からボンディングワイヤ４３により電気的に接続される。

上記構成を採用することで、半導体チップ２１を使用する場合に、試験用導体層６がグランド電位に固定されるので、第１配線層４や半導体基板２に形成される半導体素子の領域を覆う構造とすることができ、これによって外部からのノイズによる悪影響を防止するシールドとして機能させることができる。

次に、上記した構成のうちの図３に示す半導体チップ２１の製造工程について図７、図８を参照して説明する。
まず、図７（ａ）に示すように、半導体基板２に、半導体素子を作りこむ工程を経ることで不純物拡散領域２ａを形成する。なお、半導体基板２に対して、半導体素子を構成する不純物拡散領域２ａの形成工程に加えて、各種の加工工程が行われ、また図示はしないが半導体基板２の上面には種々の素子形成用の膜が形成されるとともに、必要な形状にパターニング加工されている。この半導体基板２の上面に、第１配線層４を形成するための下地となるシリコン酸化膜などの第１絶縁膜３を形成する。

次に、図７（ｂ）に示すように、第１絶縁膜３に、フォトリソグラフィ技術を用いて、半導体基板２に形成した不純物拡散領域２ａに対応する位置にコンタクトホール３ａを形成する。この後、第１絶縁膜３の上面に、コンタクトホール３ａを埋めるように第１配線層４となる導電膜４ｓを形成する。

この後、図７（ｃ）に示すように、導電膜４ｓをエッチング加工する。エッチング加工では、フォトリソグラフィ技術を用いて導電膜４ｓを配線パターン４ａ、４ｂ、４ｃなどに分離形成して第１配線層４を形成する。これにより、配線パターン４ｂ、４ｃは、それぞれコンタクトホール３ａ、３ａ内に埋め込まれたコンタクトプラグ４ｄ、４ｅを介して不純物拡散領域２ａ、２ａと接続される。

次に、図８（ａ）に示すように、第１配線層４の上面に第２絶縁膜５が形成される。第２絶縁膜５は、第１配線層４の配線パターン４ａ〜４ｃが形成されていない部分で第１絶縁膜３が露出している部分にもこれを覆うように形成される。また、この第２絶縁膜５には、所定の位置にクロムシリコン（ＣｒＳｉ）などの薄膜抵抗で形成される抵抗体２２が埋め込み形成される。これは、例えば第２絶縁膜５に抵抗形成用の凹部を形成し、この凹部内に抵抗膜を埋め込むようにして全面に形成し、ＣＭＰ（chemical mechanical polishing）法あるいはエッチング等の方法により凹部内に抵抗体２２が残るように加工することで得られる。

なお、上記した抵抗体２２の形成方法に代えて、第２絶縁膜５上に抵抗膜を形成し、フォトリソグラフィ技術により所定形状にパターニングして形成することができる。この場合には、第２絶縁膜５上に突出する状態で抵抗体２２が形成されるが、この上面部分に試験用導体膜６が形成されないのと、第３絶縁膜７により覆われるので、実質的に同等の構成とすることができる。

次に、図８（ｂ）に示すように、第２絶縁膜５の上面に導体膜を全面に形成し、フォトリソグラフィ技術によりパターニングして試験用導体膜６を形成する。このとき、抵抗体２２に対応する位置では、低抗体２２の両端部に位置して電極２３ａ、２３ｂを形成するようにパターニングされる。

続いて、図８（ｃ）に示すように、上記構成の上面に第３絶縁膜７を形成し、試験用導体層６の開口６ａ、６ｂ内を埋め込むと共に、試験用導体層６、電極２３ａ、２３ｂを覆う状態とする。この後、第３絶縁膜７、第２絶縁膜５を貫通して第１配線層４に達するヴィアホールを形成する。続いて、第３絶縁膜７の上面およびヴィアホールを埋め込むように導体膜を形成し、これをフォトリソグラフィ技術でパターニング加工することで第２配線層８およびヴィア８ａを形成する。

上記のように、第１配線層４上の第２絶縁膜５に抵抗体２２を形成するための工程が設けられている半導体チップ１の製造工程を採用しているので、抵抗体２２の配線パターン２３ａ、２３ｂを形成する工程で、配線パターン２３ａ、２３ｂと関係のない部分を試験用導体層６として残すパターニングをすることで同時に形成することができる。

これによって、低抗体２２を第２絶縁膜５上に形成する際の工程を利用して試験用導体層６を形成でき、これによって、前述のような検査工程を実施することができる。したがって、抵抗体２２の形成工程のマスクパターンに、試験用導体層６を形成するためのパターンを追加する変更をするだけで特別に加工工程を増やすことなく実現でき、コスト的にも大幅な増加になることはない。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

試験用導体層６は、上記実施形態では隙間なくベタに形成する構成としているが、第１配線層４や第２配線層８の形成領域をカバーする範囲で、配線層４、８間の配線パターンが対向配置される部分に介在するパターンであれば、メッシュ状あるいは格子状のパターン、あるいは適宜隙間を設けた構成としても良い。

上記実施形態では、２層の配線層として第１配線層４、第２配線層８を設ける構成の場合で説明したが、３層以上配線層を有する構成の半導体装置にも適用できる。この場合、各配線層の間に試験用導体層を形成することで同様の検査を実施することができる。
試験用導体層６による検査は、第１配線層４および第２配線層８の双方に対して行うものとして説明したが、第１配線層４あるいは第２配線層８のいずれかに検査を行う場合にも適用することができる。

また、試験用導体層６による検査は、第１配線層４および第２配線層８の双方に対して電圧ストレスＶを印加する場合の例を示したが、第２絶縁膜５あるいは第３絶縁膜７の膜厚や回路構成などの条件に応じて異なる電圧ストレスを印加する検査としても良い。
半導体チップ２１（１、３１）をパッケージに組み付ける際に、試験用導体層６をグランドＧＮＤに接続する場合の例を示したが、グランド端子以外の電位を与えるためのリードに接続する構成とすることもできる。

試験用導体層６は、同電位となるようにパターンを形成する場合を示したが、第１配線層４や第２配線層８の位置あるいは回路構成などに応じて異なる電位を与えるように複数の試験用導体層に分けて形成しても良い。この場合には、印加する電圧を異なるようにするために複数の試験用パッド電極を設ける構成を採用することができる。
半導体チップ２１の製造工程は、図７、図８に示したものに限らず、異なる製造工程を採用することもできる。

図面中、１、２１、３１は半導体チップ、２は半導体基板、３は第１絶縁膜（絶縁膜）、４は第１配線層、５は第２絶縁膜（第１層間絶縁膜）、６は試験用導体層、６ｃは配線パターン（中間配線層）、７は第３絶縁膜（第２層間絶縁膜）、８は第２配線層、２２は抵抗体（素子部）、４１はリードフレーム、４１ａはリード、４２、４３はボンディングワイヤである。

Claims (9)

1. 半導体基板（２）と、
   前記半導体基板に形成された複数の半導体素子と、
   前記半導体基板上に層間絶縁膜（３，５，７）を介して形成される少なくとも２層の配線層（４，８）を備えた半導体装置（１，２１，３１）において、
   前記層間絶縁膜中の前記２層の配線層の間にそれら２層の配線層が対向する領域を覆うように形成された試験用導体層（６）と、
   前記試験用導体層に接続された試験用パッド電極（１１）と
   を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記試験用導体層は、前記２層の配線層の間で前記層間絶縁膜中を連結する導体部分を除く形状に形成されることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記層間絶縁膜中に設けられる素子部（２２）を備え、
   前記試験用導体層は、前記素子部の形成領域を除くと共に前記素子部の配線パターン部（２３ａ，２３ｂ）分を除く形状に形成されることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記素子部は、前記層間絶縁膜中に形成した抵抗体（２２）からなる素子であることを特徴とする半導体装置。
5. 請求項１ないし４のいずれかに記載の半導体装置において、
   前記試験用導体層は、パッケージへの組付状態でグランド端子（４１ａ）に接続されることを特徴とする半導体装置。
6. 半導体基板（２）上に層間絶縁膜（３，５，７）を介して形成される少なくとも２層の配線層（４，８）と、前記層間絶縁膜中の前記２層の配線層が対向する領域に対応した範囲に設けられる試験用導体層（６）と、前記試験用導体層に接続され外部から電圧を印加可能な試験用パッド電極（１１）とを備えた半導体装置の試験方法において、
   前記２層の配線層の一方もしくは双方の配線層と前記試験用導体層との間に前記試験用パッド電極を介して所定の試験電圧を印加してスクリーニング試験を行うことを特徴とする半導体装置の試験方法。
7. 半導体素子が形成された半導体基板（２）上に絶縁膜（３）を形成する工程と、
   前記絶縁膜上に第１配線層（４）を形成する工程と、
   前記第１配線層上に第１層間絶縁膜（５）を形成する工程と、
   前記第１層間絶縁膜上に中間配線層（２３ａ，２３ｂ）および試験用導体層（６）を形成する工程と、
   前記中間配線層および前記試験用導体層を覆うように第２層間絶縁膜（７）を形成する工程と、
   前記第２層間絶縁膜上に第２配線層（８）を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   前記第１層間絶縁膜を形成する工程の後、前記中間配線層および前期試験用導体層を形成する工程の前に、
   前記第１層間絶縁膜に半導体素子（２２）を埋め込み形成する工程を設けたことを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記第１層間絶縁膜に半導体素子を埋め込み形成する工程では、半導体素子として薄膜抵抗からなる抵抗体（２２）を形成することを特徴とする半導体装置の製造方法。

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