JPH10154732A - 半導体素子分離端欠陥評価テスト構造および該テスト構造を用いた評価方法 - Google Patents

半導体素子分離端欠陥評価テスト構造および該テスト構造を用いた評価方法

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JPH10154732A
JPH10154732A JP8311780A JP31178096A JPH10154732A JP H10154732 A JPH10154732 A JP H10154732A JP 8311780 A JP8311780 A JP 8311780A JP 31178096 A JP31178096 A JP 31178096A JP H10154732 A JPH10154732 A JP H10154732A
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electrode
semiconductor
pad
test structure
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JP8311780A
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Mikihiro Kimura
幹広 木村
Masahiro Sekine
正廣 関根
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Mitsubishi Electric Corp
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates

Abstract

(57)【要約】 【課題】 Ｃ−ｔ測定法による半導体素子分離端の欠陥
を評価するテストのテスト結果の確度を向上する。 【解決手段】 Ａｌパッド１１をフィールド酸化膜素子
分離構造５の上に設ける。Ａｌパッド１１とゲート電極
７とをＡｌ配線パターン１０等によって電気的に接続す
る。測定時に、バッド１１に探針３を接触させて電圧を
印加する。探針３がゲート電極７に直接接しないように
することで、空乏層が生じるゲート絶縁膜６の下の領域
に応力が加わらないようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、近年高集積化の
進む半導体デバイスの素子分離構造を評価するために用
いられる容量−時間（以下Ｃ−ｔという。）測定法を利
用した半導体素子分離欠陥評価テスト構造およびテスト
方法に関するものである。
【０００２】
【従来の技術】近年、高集積化の進む半導体デバイスに
おいて、素子分離構造の開発が重要な役割を担ってい
る。素子分離構造は、半導体チップ上に半導体集積回路
を形成するために各素子間の分離を行うための構造であ
る。図１１は、ウェーハと、ウェーハ上に形成された半
導体チップと、半導体チップ２上に形成された素子分離
構造を評価するための探針との関係を示す上面図であ
る。図１１において、１はウェーハ、２はウェーハ１に
形成された半導体チップ、３は半導体チップ２に形成さ
れている半導体素子を分離するための構造を評価する時
に半導体チップ２に接触させて電圧を印加するための探
針である。
【０００３】図１２は、図１１のウェーハ１のうちの探
針３が接触している半導体チップ２の部分を拡大して示
した斜視図である。探針３はウェーハ１の主面に対して
ほぼ垂直にウェーハ１の主面から内側に向かって圧力が
かかるように押し当てられている。
【０００４】図１３は、図１２の４−４線で示す領域の
矢視断面図である。図１３において、５はウェーハ１の
主面上に形成され半導体素子を分離するためのフィール
ド酸化膜素子分離構造、６はウェーハ１の主面上でフィ
ールド酸化膜素子分離構造５につなげて形成されそのフ
ィールド酸化膜よりも薄いゲート絶縁膜、７はゲート絶
縁膜６の上部からフィールド酸化膜素子分離構造５の上
部にかけて形成されたゲート電極、８はウェーハ１１と
ゲート電極７との間に探針３を使って電圧を印加するこ
とによってウェーハ１に発生した空乏層である。
【０００５】また、図１３は、半導体素子分離端欠陥評
価テストの一工程を示している。例えば、キムラミキヒ
ロ、モトナミカオル、オノデラヤスヒコにより発表され
た文献、「低温水素アニールによる選択酸化分離端にお
ける発生電流の低減」、日本応用物理学会誌、第３０
巻、１２８号、３６３４頁〜３６３７頁、１９９１年１
２月発行（Mikihiro Kimura,Kaoru Motonami and Yasuh
iro Onodera,“Generation Current Reduction at Loca
l Oxidation of Silicon Isolation Edge by Low-Tempe
rature Hydrogen Annealig”,Japanese Journal of App
lied Physics Vol.30,No,128.December,1991,pp.3634-3
637）に記載されている選択酸化（以下ＬＯＣＯＳとい
う。）分離端周囲に発生する電流測定方法を用いて半導
体素子分離構造の評価を行うことができる。
【０００６】つまり、先ず、高周波信号で空乏層ができ
ていない状態の酸化膜６とウェーハ１とゲート電極７と
からなるキャパシタの容量である酸化膜容量Ｃoを測定
する。次に、高周波信号を重畳させたステップ電圧を印
加して空乏層８を発生させ、この時の初期容量Ｃiを測
定する。さらに時間ｔFが経過して、平衡に達したとき
の平衡容量ＣFを測定する。この測定における容量と時
間との関係の概要を図１４に示す。
【０００７】シュレーダー（Shroeder)とギルバーグ(Gu
ldberg)の近似によれば、次式でライフタイムτgmが与
えられる。なお、数１において、ｎiは真性キャリア濃
度であり、ＮBは基板不純物濃度である。
【０００８】
【数１】
【０００９】また、ライフタイムτgmから発生電流Ｊ
genが数２のようにして導かれる。数２において、Ｗeff
は有効空乏層幅、ｑはキャリアの持つ電荷の大きさであ
る。
【００１０】
【数２】
【００１１】図１５に示すように、発生電流Ｊgenは面
内成分と周辺成分に分けられ、つまり面内における発生
電流ＪgenAとＬＯＣＯＳ分離端における発生電流ＪgenP
が含まれている。すなわち、発生電流Ｊgenは面内にお
ける発生電流ＪgenAと選択酸化分離端における発生電流
ＪgenPを用いて数３で与えられる。
【００１２】
【数３】
【００１３】素子分離構造の評価テストを行うために
は、例えばＬＯＣＯＳ分離端の発生電流ＪgenPのみを抽
出する必要がある。そこで、面積とＬＯＣＯＳ分離端の
周辺長とを変えて何点かの測定点から図１５に示すよう
なグラフを作成し、そのグラフに描かれた直線の傾きか
ら単位長当たりの発生電流ＪgenPを求める。このＬＯＣ
ＯＳ分離端の発生電流ＪgenPのみをが多くなるというこ
とは、ＬＯＣＯＳ分離端に欠陥が多く発生していること
を意味する。
【００１４】
【発明が解決しようとする課題】従来の半導体素子分離
端欠陥評価テスト構造は、図１３に示すように探針３が
直接評価する領域の上に形成されているゲート電極７に
接触しているので、ゲート電極７のしたにある空乏層が
発生する領域に応力が加わり、そのため新たに再結合中
心が発生するなど実際の使用状態で測定されるべき値に
比べて測定誤差が大きくなるという問題がある。
【００１５】この発明は上記の問題点を解消するために
なされたもので、空乏層が形成される領域に加わる圧力
を減少させることにより測定の確度を上げることを目的
とする。また、分離端の周辺長を長くすることによって
測定精度を向上させることを目的とする。
【００１６】
【課題を解決するための手段】第１の発明に係る半導体
素子分離端欠陥評価テスト構造は、主面上に複数の半導
体素子が形成可能な半導体基板の前記主面に形成され、
前記半導体素子を分離するに十分な厚みを持つ第１の絶
縁膜と、前記主面に前記第１の絶縁膜とつなげて形成さ
れ、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜
と、前記第２の絶縁膜上から前記第１の絶縁膜上にかけ
て形成された電極と、前記第１の絶縁膜上に形成される
とともに前記電極と電気的に接続された、探針で接触す
るためのパッドとを備え、前記半導体基板は、前記半導
体基板と前記パッドとの間に電圧がかかっていないとき
には前記電極と前記第２の絶縁膜と前記半導体基板の積
層構造における半導体基板に空乏層を生じず、所定の電
圧がかかったときに前記積層構造における前記半導体基
板に空乏層を生じるとともに前記第１の絶縁膜と前記第
２の絶縁膜との境界の近傍下まで空乏層がのびることを
特徴とする。
【００１７】第２の発明に係る半導体素子分離端欠陥評
価テスト構造は、第１の発明の半導体素子分離端欠陥評
価テスト構造において、前記第２の絶縁膜は、前記電極
下において、前記主面についての平面形状が互いに独立
した複数の領域を含むことを特徴とする。
【００１８】第３の発明に係る半導体素子分離端欠陥評
価テスト構造は、第１の発明の半導体素子分離端欠陥評
価テスト構造において、前記第２の絶縁膜は、前記電極
下において、前記主面についての平面形状がＳ字状の領
域を含むことを特徴とする。
【００１９】第４の発明に係る半導体素子分離端欠陥評
価テスト構造は、第１の発明の半導体素子分離端欠陥評
価テスト構造において、前記第２の絶縁膜は、前記電極
下において、前記第１の絶縁膜と前記第２の絶縁膜との
境界の長さが異なり、前記主面についての面積が等しい
複数の領域を含み、前記電極は、前記第２の絶縁膜の前
記複数の領域に対応して設けられ、互いに電気的に絶縁
された複数の電極を含み、前記パッドは、前記複数の電
極に対応して設けられた複数のパッドを含むことを特徴
とする。
【００２０】第５の発明に係る半導体素子分離端欠陥評
価テスト構造は、第１の発明の半導体素子分離端欠陥評
価テスト構造において、前記半導体基板の前記主面との
電気的接続をとるための接続手段を前記電極の近傍にさ
らに備え、前記パッドと前記半導体基板との間に印加す
る電圧を、前記接続手段を介して前記半導体基板に印加
することを特徴とする。
【００２１】第６の発明に係る半導体素子分離端欠陥評
価テスト構造を用いた評価方法は、主面上に複数の半導
体素子を形成可能な半導体基板であって、前記主面に形
成され、前記半導体素子を分離するに十分な厚みを持つ
第１の絶縁膜と、前記主面に前記第１の絶縁膜とつなげ
て形成され、前記第１の絶縁膜よりも膜厚の薄い第２の
絶縁膜と、前記第２の絶縁膜上から前記第１の絶縁膜上
にかけて形成された電極と、前記第１の絶縁膜上に形成
されるとともに前記電極と電気的に接続されたパッドと
を備える半導体基板を準備する工程と、前記パッドに探
針を接触させて前記電極と前記半導体基板との間に所定
の電圧を印加して、所定の電圧によって前記第１の絶縁
膜と前記第２の絶縁膜との境界の近傍下まで空乏層を生
じさせる工程と、空乏層を生じてから平衡状態に到達す
るまでの時間を測定する測定工程とを備えて構成され
る。
【００２２】第７の発明に係る半導体素子分離端欠陥評
価テスト構造を用いた評価方法は、第６の発明の半導体
素子分離端欠陥評価テスト方法において、前記第２の絶
縁膜は、前記電極下において、前記第１の絶縁膜と前記
第２の絶縁膜との境界の長さが異なり、前記主面につい
ての面積が等しい複数の領域を含み、前記電極は、前記
第２の絶縁膜の前記複数の領域に対応して設けられ、互
いに電気的に絶縁された複数の電極を含み、前記パッド
は、前記複数の電極に対応して設けられた複数のパッド
を含み、前記測定工程において、前記複数のパッドに接
触させた複数の探針から一度の測定によってパラメータ
の異なる複数のデータを収録可能なことを特徴とする。
【００２３】
【発明の実施の形態】
実施の形態１．図１はこの発明の実施の形態１による半
導体素子分離端欠陥評価テスト構造の構成を示す斜視断
面図である。図１において、１は例えばシリコン単結晶
より形成されたウェーハ、５はウェーハ１の主面上に形
成されウェーハ１の主面上に在る半導体素子の分離を行
うためのフィールド酸化膜素子分離構造、６はフィール
ド酸化膜素子分離構造５と繋がるように形成されそのフ
ィールド酸化膜よりも薄いゲート絶縁膜、７はゲート絶
縁膜６の上部からフィールド酸化膜素子分離構造５の上
部にかけてポリシリコンで形成されたゲート電極、１０
はフィールド酸化膜素子分離構造５の上に形成されてゲ
ート電極７との電気的接続を行うためのＡｌ配線パター
ン、１０ａはＡｌ配線パターン１０とゲート電極７とを
接続するＡｌコンタクト、１１はフィールド酸化膜素子
分離構造５の上部に形成されてＡｌ配線パターン１０と
電気的に接続されたＡｌパッドである。ここで、フィー
ルド酸化膜素子分離構造５とゲート絶縁膜６との境界が
半導体素子分離端に相当する。フィールド酸化膜素子分
離構造５およびゲート絶縁膜６は、例えば、ウェーハ１
を酸化した酸化シリコンで形成される。このゲート絶縁
膜６とゲート電極７とゲート絶縁膜６下のウェーハ１か
らなる積層構造はＭＩＳ構造を形成している。Ａｌバッ
ド１１とウェーハ１との間に電圧がかかっていないとき
にはこの積層構造におけるゲート絶縁膜６の直下のウェ
ーハ１には空乏層が生じない。ウェーハ１とＡｌパッド
１１との間に所定の電圧がかかったときには、図１３に
示したと同じように、この積層構造におけるゲート絶縁
膜６直下のウェーハ１に空乏層が生じるとともにフィー
ルド酸化膜素子分離構造５とゲート絶縁膜６との境界の
近傍下のウェーハ１まで空乏層がのびる。
【００２４】Ａｌパッド１１は、探針３と接触させてゲ
ート電極７とウェーハ１との間に電圧を印加するための
部材である。Ａｌパッド１１がフィールド酸化膜素子分
離構造５上に設けられているので、探針３によってＡｌ
パッド１１に圧力が加えられても、ゲート絶縁膜６下に
あるウェーハ１の空乏層が形成される領域に加わる応力
は小さくなり、この応力によって生まれる再結合中心等
の誤差の原因となるものが減少するため、実際の使用状
態と測定状態との違いを是正でき測定値の確度を向上さ
せることができる。
【００２５】なお、この実施の形態１では、ゲート絶縁
膜６の下のウェーハ１の不純物濃度は変えていないが、
ウエルを形成するなどして不純物濃度を変えた場合であ
ってもよく、上記実施の形態と同様の効果を奏する。
【００２６】図２は半導体素子分離端欠陥評価テスト構
造にＣ−ｔ測定器を接続した状態を示すブロック図であ
る。図１に示すように、フィールド酸化膜素子分離構造
５の上に形成されたＡｌパッド１１がゲート電極７と接
続されているような半導体素子分離端欠陥評価テスト構
造を準備する。次に、Ｃ−ｔ測定器１２の探針３をＡｌ
パッド１１に接触させた状態で保持する。そして、ゲー
ト絶縁膜６の下に空乏層が発生していない状態で、Ｃ−
ｔ測定器１２は、ゲート電極７に高周波信号を与えてゲ
ート絶縁膜６とゲート電極７とウェーハ１とによって形
成されるキャパシタの容量を測定する。この容量が、数
１の酸化膜容量Ｃoに相当する。次に、Ｃ−ｔ測定器１
２は、高周波信号が重畳されたステップ状の電圧を印加
して瞬時的に深い空乏層を発生させ、この時の初期容量
Ｃiを測定する。さらに時間ｔFが経過して、平衡に達し
たときの平衡容量ＣFを測定する。
【００２７】なお、分離端の発生電流ＪgenPを求めるた
めには、パラメータを変えて複数回の測定を行うことが
必要であるので、図３に示すように、Ｃ−ｔ測定器１２
から得る情報を収録できるデータ収録器１３を備えるこ
とが有効である。
【００２８】また、図３において、Ｃ−ｔ測定器１２が
出力する情報に基づいて、ライフタイムを計算する機能
を有するのがライフタイム計算機能１４である。この情
報としてはデータ収録器１３に収録されている情報を用
いてもよい。ライフタイム計算機能１４には、予め、測
定対象となっている半導体素子分離端欠陥評価テスト構
造に関して真性キャリア濃度ｎiおよび基板不純物濃度
ＮBの値が与えられており、例えば、数１に従ってライ
フタイムτgmを計算することができる。
【００２９】また、図３において、Ｃ−ｔ計測器１２が
出力する情報に基づいて、発生電流を計算する機能を有
するのが発生電流計算機能１５である。この情報として
は、データ収録器１３が収録しているデータやライフタ
イム計算機能１４が出力する情報を用いてもよい。発生
電流計算機能１５には、予め、測定対象となっている半
導体素子分離端欠陥評価テスト構造に関して有効空乏層
幅Ｗeffやキャリアの電荷量ｑが与えられており、数２
に従って発生電流Ｊgenを計算する。そして、発生電流
計算機能１５には、ゲート絶縁膜６の平面形状に関する
データが予め与えられており、複数の発生電流Ｊgenを
求め、図１５のようなグラフに描かれた直線の傾きから
分離端の発生電流ＪgenPを求めることができる。
【００３０】また、図３において、Ｃ−ｔ計測器１２が
出力する情報に基づいて、欠陥密度を計算する機能を有
するのが欠陥密度計算機能１６である。欠陥密度の計算
は、例えば、後述する数４によって求められる。なお、
数４において、σTは捕獲断面積、ｖenは熱速度を示
す。なお、数４の計算に使用されるライフタイムτgmは
ライフタイム計算機能１４の出力を用いてもよい。
【００３１】
【数４】
【００３２】そして、図４に示すように、欠陥密度ＮT
にもゲート絶縁膜６直下の面内の欠陥密度ＮTAとフィー
ルド酸化膜素子分離構造５の端部直下の欠陥密度ＮTPが
あるため、欠陥密度計算機能１６は複数のデータから端
部直下の欠陥密度ＮTPを求める。
【００３３】実施の形態２．次に、この発明の実施の形
態２による半導体素子分離端欠陥評価テスト構造につい
て図５を用いて説明する。図５はこの発明の実施の形態
２による半導体素子分離端欠陥評価テスト構造の構成を
示すレイアウト図である。図５において、１７はフィー
ルド酸化膜素子分離構造５の上に形成されたゲート電
極、１９はフィールド酸化膜素子分離構造５の上に形成
されてゲート電極１７からは電気的に絶縁されたゲート
電極、２１はフィールド酸化膜素子分離構造５の上に形
成されてゲート電極１７およびゲート電極１８からは電
気的に絶縁されたゲート電極、１８，２０，２２はそれ
ぞれゲート電極１７，１９，２１の下にフィールド酸化
膜素子分離構造５とつなげて形成されてフィールド酸化
膜素子分離構造５より薄い酸化膜の複数の領域である。
これら、フィールド酸化膜素子分離構造５およびゲート
絶縁膜６の下には、図１で示したようなウェーハ１が存
在する。
【００３４】ゲート絶縁膜６のそれぞれの領域１８，２
０，２２は、横の長さＬ１と縦の長さＬ２，横の長さＬ
３と縦の長さＬ４，横の長さＬ５と縦の長さＬ６の矩形
の平面形状を呈している。この時、長さＬ１を４とする
と、長さＬ２〜Ｌ６は、それぞれ、４、６、２、７、お
よび１となるよう設定されている。従って、領域１８，
２０，２２の周囲の長さは全て同じ長さとなる。一方、
領域１８の面積を１６とすると、領域２０の面積は１２
になり、領域２２の面積は７になる。ゲート電極１７の
延長部１７ａは、図示省略しているが、最終的には、図
１のＡｌパッド１１と同様のＡｌパッドに接続される。
ゲート電極１９の延長部１９ａは、ゲート電極１７が接
続されているのとは異なるＡｌパッドに接続される。ゲ
ート電極２１の延長部２１ａは、ゲート電極１７や１９
が接続されるＡｌパッドとは異なるＡｌパッドに接続さ
れる。当然これらのＡｌパッドは、フィールド酸化膜素
子分離構造５の上に形成される。
【００３５】これら領域１８，２０，２２について、同
時に発生電流Ｊgenを測定することによって、一度の測
定で３つの異なるパラメータを持つデータが得られ、そ
れらのデータからフィールド酸化膜素子分離端における
発生電流ＪgenPを求めることができ、測定回数を減らせ
る。
【００３６】図６は、この発明の実施の形態２による半
導体素子分離端欠陥評価テスト構造の他の態様を示すレ
イアウト図である。図６はこの発明の実施の形態２によ
る半導体素子分離端欠陥評価テスト構造の構成の他の態
様を示すレイアウト図である。図６において、２５はフ
ィールド酸化膜素子分離構造５の上に形成されてゲート
電極１７からは電気的に絶縁されたゲート電極、２７は
フィールド酸化膜素子分離構造５の上に形成されてゲー
ト電極１７およびゲート電極２５からは電気的に絶縁さ
れたゲート電極、２６，２８はそれぞれゲート電極１
７，２５，２７の下にフィールド酸化膜素子分離構造５
とつなげて形成されてフィールド酸化膜素子分離構造５
より薄いゲート絶縁膜の複数の領域であり、その他図５
と同一符号のものは図５の同一符号部分に相当する部分
である。なお、フィールド酸化膜素子分離構造５によっ
て分離される素子として、例えばＭＩＳトランジスタが
ある。
【００３７】ゲート絶縁膜のそれぞれの領域２６，２８
は、横の長さＬ７と縦の長さＬ８，横の長さＬ９と縦の
長さＬ１０の矩形の平面形状を呈している。この時、長
さＬ１を４とすると、長さＬ２，Ｌ７〜Ｌ１０は、それ
ぞれ、４、８、２、１６、および１となるよう設定され
ている。従って、領域１８，２６，２８の面積は全て同
じ大きさとなる。一方、領域１８の周囲の長さを１６と
すると、領域２６の周囲の長さは２０になり、領域２８
の周囲の長さは３４になる。ゲート電極２５の延長部２
５ａは、ゲート電極１７が接続されているのとは異なる
Ａｌパッドに接続される。またゲート電極２７の延長部
２７ａは、ゲート電極１７や２５が接続されるＡｌパッ
ドとは異なるＡｌパッドに接続される。
【００３８】これら領域１８，２０，２２について、同
時に発生電流Ｊgenを測定することによって、一度の測
定で３つの異なるパラメータを持つデータが得られ、そ
れらのデータから面内におけるに発生電流ＪgenAを求め
ることができる。この発生電流ＪgenAから間接的にフィ
ールド酸化膜素子分離端における発生電流ＪgenPを求め
ることができ、測定回数を減らせる。
【００３９】なお、実施の形態２におけるゲート絶縁膜
の各領域は、平面形状として矩形のものを用いたが、他
の形状であってもよく、実施の形態２と同様の効果を奏
する。
【００４０】実施の形態３．次に、この発明の実施の形
態３による半導体素子分離端欠陥評価テスト構造につい
て図７を用いて説明する。図７はこの発明の実施の形態
３による半導体素子分離端欠陥評価テスト構造を示すレ
イアウト図である。図７において、３０はフィールド酸
化膜素子分離構造５の上に形成されたゲート電極、３１
ａ〜３１ｃはフィールド酸化膜素子分離構造５と繋がる
ように形成されそのフィールド酸化膜よりも薄い酸化膜
が形成されている領域である。評価の対象となるゲート
絶縁膜３１は、幅Ｌ１１で長さがＬ１２の矩形状領域３
１ａ〜３１ｃよりなる。また、ゲート電極３０の延長部
３０ａは、フィールド酸化膜素子分離構造５上に設けら
れたＡｌパッドに接続されており、そこで探針との電気
的接続が図られる。これら、フィールド酸化膜素子分離
構造５およびゲート絶縁膜３１の下には、図１で示した
ようなウェーハ１が存在する。
【００４１】実施の形態１の半導体素子分離端欠陥評価
テスト構造によって測定確度が向上することから、その
他の要因による測定値の誤差が際だってくる。そこで、
半導体素子分離端の欠陥を評価する場合、分離端の長さ
を長くする方が面内の発生電流に比べて分離端の発生電
流を多くして評価精度を向上させる。ここでは、ゲート
絶縁膜３１を、図７に示したほぼ平行な複数の領域３１
ａ〜３１ｃに分割することにより、ゲート絶縁膜３１の
面積に対するゲート絶縁膜３１の端部の長さの比を大き
くして評価精度を向上している。
【００４２】なお、図８に示すように、ゲート電極４０
の下にＳ字状にゲート絶縁膜４１を形成することによっ
て、領域を分割するのと同じ効果を持たせることができ
る。この場合には、長さＬ１５が長さＬ１２と等しく、
幅（Ｌ１４−Ｌ１３）／２が幅Ｌ１１に等しけれは、幅
Ｌ１３×２の領域の分だけ評価精度の向上には有利であ
る。
【００４３】実施の形態４．次に、この発明の実施の形
態４による半導体素子分離端欠陥評価テスト構造につい
て図９を用いて説明する。図９において、５０Ａ，５０
Ｂはそれぞれフィールド酸化膜素子分離構造５上に形成
されたゲート電極、５１ａ〜５１ｃは３１ａ〜３１ｃは
フィールド酸化膜素子分離構造５と繋がるように形成さ
れそのフィールド酸化膜よりも薄い酸化膜が形成されて
いる領域、５２ａ〜５２ｃはゲート電極５０Ａ，５０Ｂ
の両側に形成されたＡｌ配線パターン、５３は酸化膜が
形成されている領域５１ａ〜５１ｃの下のウェーハとＡ
ｌ配線パターン５２ａ〜５２ｃとを電気的に接続するコ
ンタクトである。ゲート電極５０Ａ，５０Ｂの延長部５
０Ａａ，５０Ｂａはフィールド酸化膜素子分離構造５上
に設けられた別々のＡｌパッドに電気的に接続さてい
る。
【００４４】実施の形態１の半導体素子分離端欠陥評価
テスト構造によって測定確度が向上することから、その
他の要因による測定値の誤差が際だってくる。そこで、
ゲート電極５０Ａ，５０Ｂの近傍にコンタクト５３が設
けられ、ゲート電極５０Ａ，５０Ｂの近傍のウェーハの
電位分布が均一化して、ゲート絶縁膜を複数の領域に分
割しても各領域の発生電流が均一化することで測定値の
ばらつきを小さくして確度を向上させる。なお、評価の
対象となる部分は領域５１ａ〜５１ｃとゲート電極５０
Ａ，５０Ｂとが重なる部分である。また、ゲート電極５
０Ａ，５０Ｂの近傍にコンタクト５３を設けることによ
って、ゲート電極５０Ａ，５０Ｂの間の抵抗値の影響を
小さくすることができ、評価の確度を向上させることが
できる。
【００４５】なお、図１０に示すように、複数のゲート
電極５０Ａ，５０ＢをＡｌ配線パターン５４で接続する
ことによって、測定対象から得られる測定値を大きくし
て評価の精度を向上することもできる。ここで、Ａｌ配
線パターン５４はビアコンタクト５５によってゲート電
極５０Ａ，５０Ｂの両方に接続されており、Ａｌ配線パ
ターン５４の延長部５４ａは、フィールド酸化膜素子分
離構造５の上に形成されているＡｌパッドに電気的に接
続されている。この場合に、ゲート電極５０Ａ，５０Ｂ
の近傍にコンタクト５３が設けられているため、ゲート
電極の面積を単純に大きくする場合に比べて、ゲート電
極内での電位分布が均一となり正確な測定ができる。
【００４６】また、上記各実施の形態において、半導体
素子分離構造としてフィールド酸化膜を用いたものにつ
いて説明したが、酸化膜に限られるものではない。ま
た、フィールド酸化膜素子分離構造の間のゲート絶縁膜
についても、上記の効果を得るためには、酸化膜に限ら
れるものではなく、ゲート電極と半導体基板（ウェー
ハ）との絶縁を行うものであればよい。
【００４７】
【発明の効果】以上のように、請求項１記載の発明の半
導体素子分離端欠陥評価テスト構造によれば、評価時に
探針をパッドと接触させて電圧を印加することができる
ので、Ｃ−ｔ測定法を用いる場合に、評価の対象となる
第２の絶縁膜下および第１の絶縁膜と第２の絶縁膜との
境界の近傍下の半導体領域にかかる応力が小さくなるた
め、正確な評価を行うことができるという効果がある。
【００４８】請求項２記載の発明の半導体素子分離端欠
陥評価テスト構造によれば、電極下の第２の絶縁膜を複
数の領域に分割することによって、評価の対象とする半
導体素子分離端の長さの面積に対する比を大きくするこ
とができ、Ｃ−ｔ測定法を用いる場合に、面積に応じて
発生する発生電流を少なくするとともに半導体素子分離
端に生じる発生電流を多くして測定の精度を向上させる
ことができるという効果がある。
【００４９】請求項３記載の発明の半導体素子分離端欠
陥評価テスト構造によれば、電極下の第２の絶縁膜の平
面形状を境界線の長さが長くなるようにＳ字状とするこ
とによって、Ｃ−ｔ測定法を用いる場合に半導体素子分
離端に生じる発生電流を多くして測定の精度を向上する
ことができるという効果がある。
【００５０】請求項４記載の発明の半導体素子分離端欠
陥評価テスト構造によれば、第２の絶縁膜の複数の領域
に対し、Ｃ−ｔ測定法を適用することによってそれぞれ
の領域から別々にデータを得ることができ、それらのデ
ータが境界の長さに関するパラメータが異なるデータで
あることから、これらのデータを用いて第１と第２の絶
縁膜の境界の発生電流に関する情報を分離することがで
きるためこれらの領域に対する測定を同時に行うことで
測定回数を減らすことができるという効果がある。
【００５１】請求項５記載の発明の半導体素子分離端欠
陥評価テスト構造によれば、電極近傍に設けられた接続
手段によって半導体基板に電圧を印加するようにしたの
で、半導体基板の電位分布を均一化して測定の確度を向
上させることができるという効果がある。
【００５２】請求項６記載の発明の半導体素子分離端欠
陥評価テスト構造を用いた評価方法によれば、直接電極
に探針を接触させずにパッドに探針を接触させるので、
評価の対象となる第２の絶縁膜下および第１の絶縁膜と
第２の絶縁膜との境界の近傍下の半導体領域にかかる応
力が小さくなるため、正確な評価を行うことができると
いう効果がある。
【００５３】請求項７記載の発明の半導体素子分離端欠
陥評価テスト構造を用いた評価方法によれば、複数の探
針から一度の測定によってパラメータの異なる複数のデ
ータを収録して測定回数を減らすことができるという効
果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子分
離端欠陥評価テスト構造の構成を示す断面斜視図であ
る。
【図２】 この発明の実施の形態１による半導体素子分
離端欠陥評価テスト構造にＣ−ｔ測定器を接続した状態
を示すブロック図である。
【図３】 図２のＣ−ｔ測定器に各種機能を付加したと
きのシステムの構成を示すブロック図である。
【図４】 空乏層が形成される領域の面積に対する長さ
の比と欠陥密度との関係を示すグラフである。
【図５】 この発明の実施の形態２による半導体素子分
離端欠陥評価テスト構造の構成を示すレイアウト図であ
る。
【図６】 実施の形態２による半導体素子分離端欠陥評
価テスト構造の他の態様を示すレイアウト図である。
【図７】 この発明の実施の形態３による半導体素子分
離端欠陥評価テスト構造を示すレイアウト図である。
【図８】 この発明の実施の形態３による半導体素子分
離端欠陥評価テスト構造の他の態様を示すレイアウト図
である。
【図９】 この発明の実施の形態４による半導体素子分
離端欠陥評価テスト構造の構成を示すレイアウト図であ
る。
【図１０】 この発明の実施の形態４による半導体素子
分離端欠陥評価テスト構造の構成の他の態様を示すレイ
アウト図である。
【図１１】 ウェーハと探針との関係を示す上面図であ
る。
【図１２】 図１１のウェーハのうちの探針が接触して
いる半導体チップの部分を拡大して示した斜視図であ
る。
【図１３】 図１２の４−４線で示す領域の矢視断面図
である。
【図１４】 Ｃ−ｔ測定法における容量と時間との関係
の概要を示すグラフである。
【図１５】 空乏層が形成される領域の面積に対する長
さの比と発生電流との関係を示すグラフである。
【符号の説明】
１ ウェーハ、３ 探針、５ フィールド酸化膜素子分
離構造、６，１８，２０，２２，２５ ゲート絶縁膜、
７，１７，１９，２１ ゲート電極、１０ Ａｌ配線パ
ターン、１０ａ Ａｌコンタクト、１１ Ａｌパッド、
５３ コンタクト。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 主面上に複数の半導体素子が形成可能な
    半導体基板の前記主面に形成され、前記半導体素子を分
    離するに十分な厚みを持つ第１の絶縁膜と、 前記主面に前記第１の絶縁膜とつなげて形成され、前記
    第１の絶縁膜よりも膜厚の薄い第２の絶縁膜と、 前記第２の絶縁膜上から前記第１の絶縁膜上にかけて形
    成された電極と、 前記第１の絶縁膜上に形成されるとともに前記電極と電
    気的に接続された、探針で接触するためのパッドとを備
    え、 前記半導体基板は、前記半導体基板と前記パッドとの間
    に電圧がかかっていないときには前記電極と前記第２の
    絶縁膜と前記半導体基板の積層構造における半導体基板
    に空乏層を生じず、所定の電圧がかかったときに前記積
    層構造における前記半導体基板に空乏層を生じるととも
    に前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍
    下まで空乏層がのびることを特徴とする半導体素子分離
    端欠陥評価テスト構造。
  2. 【請求項２】 前記第２の絶縁膜は、前記電極下におい
    て、前記主面についての平面形状が互いに独立した複数
    の領域を含むことを特徴とする、請求項１記載の半導体
    素子分離端欠陥評価テスト構造。
  3. 【請求項３】 前記第２の絶縁膜は、前記電極下におい
    て、前記主面についての平面形状がＳ字状の領域を含
    む、請求項１記載の半導体素子分離端欠陥評価テスト構
    造。
  4. 【請求項４】 前記第２の絶縁膜は、前記電極下におい
    て、前記第１の絶縁膜と前記第２の絶縁膜との境界の長
    さが異なり、前記主面についての面積が等しい複数の領
    域を含み、 前記電極は、前記第２の絶縁膜の前記複数の領域に対応
    して設けられ、互いに電気的に絶縁された複数の電極を
    含み、 前記パッドは、前記複数の電極に対応して設けられた複
    数のパッドを含む請求項１記載の半導体素子分離端欠陥
    評価テスト構造。
  5. 【請求項５】 前記半導体基板の前記主面との電気的接
    続をとるための接続手段を前記電極の近傍にさらに備
    え、 前記パッドと前記半導体基板との間に印加する電圧を、
    前記接続手段を介して前記半導体基板に印加することを
    特徴とする、請求項１記載の半導体素子分離端欠陥評価
    テスト構造。
  6. 【請求項６】 主面上に複数の半導体素子を形成可能な
    半導体基板であって、前記主面に形成され、前記半導体
    素子を分離するに十分な厚みを持つ第１の絶縁膜と、前
    記主面に前記第１の絶縁膜とつなげて形成され、前記第
    １の絶縁膜よりも膜厚の薄い第２の絶縁膜と、前記第２
    の絶縁膜上から前記第１の絶縁膜上にかけて形成された
    電極と、前記第１の絶縁膜上に形成されるとともに前記
    電極と電気的に接続されたパッドとを備える半導体基板
    を準備する工程と、 前記パッドに探針を接触させて前記電極と前記半導体基
    板との間に所定の電圧を印加して、所定の電圧によって
    前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍下
    まで空乏層を生じさせる工程と、 空乏層を生じてから平衡状態に到達するまでの時間を測
    定する測定工程とを備える半導体素子分離端欠陥評価テ
    スト構造を用いた評価方法。
  7. 【請求項７】 前記第２の絶縁膜は、前記電極下におい
    て、前記第１の絶縁膜と前記第２の絶縁膜との境界の長
    さが異なり、前記主面についての面積が等しい複数の領
    域を含み、 前記電極は、前記第２の絶縁膜の前記複数の領域に対応
    して設けられ、互いに電気的に絶縁された複数の電極を
    含み、 前記パッドは、前記複数の電極に対応して設けられた複
    数のパッドを含み、 前記測定工程において、前記複数のパッドに接触させた
    複数の探針から一度の測定によってパラメータの異なる
    複数のデータを収録可能な請求項６記載の半導体素子分
    離欠陥評価テスト構造を用いた評価方法。
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