KR0150102B1 - 테스트 패턴 및 이를 이용한 절연막 두께 측정방법 - Google Patents

테스트 패턴 및 이를 이용한 절연막 두께 측정방법 Download PDF

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Abstract

본 발명은 테스트 패턴 및 이를 이용한 절연막 두께 측정방법이 개시된다.
본 발명은 테스트 패턴의 캐패시턴스를 측정함에 있어서, 크기가 서로 다른 테스트 패턴을 다수개 형성하고, 각각의 테스트 패턴에서의 캐패시턴스를 본 발명의 기본식 C = a + b·L + c·L2으로 구하며, 이 기본 식의 상수항 및 1차항으로 벌크 오버랩 캐패시턴스와 패드에서의 캐패시턴스를 알 수 있으며, 2차항으로 두께를 알고자 하는 절연막에서의 캐패시턴스를 정확히 알 수 있게 한다.
따라서, 본 발명은 얇은 절연막에서의 캐패시턴스를 정확히 측정하므로 이 캐패시턴스를 환산하여 절연막의 두께를 정확히 알 수 있게 하며, 또한 벌크 오버랩 캐패시턴스 및 패드에서의 캐패시턴스를 정확히 측정할 수 있다. 이로 인하여 소자 개발의 정보를 효과적으로 제공하므로 미세 가공기술을 가능하게 한다.

Description

테스트 패턴 및 이를 이용한 절연막 두께 측정방법
제1a도는 종래의 캐패시터 구성을 갖는 테스트 패턴이 형성된 테스트 웨이퍼의 단면도.
제1b도는 제1a도의 평면 투시도.
제2a도는 본 발명의 캐패시터 구성을 갖는 테스트 패턴들이 형성된 테스트 웨이퍼의 단면도.
제2b도는 제2a도의 평면 투시도.
제 3 도는 크기가 다른 테스트 패턴에서의 캐패시턴스를 길이의 함수로 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
20A, 20B, 20C : 테스트 패턴 21 : 실리콘 기판
22 : 필드 산화막 23A, 23B, 23C : 게이트 산화막
24A, 24B, 24C : 게이트 전극 25A, 25B, 25C : 패드
본 발명은 테스트 패턴 및 이를 이용한 절연막 두께 측정방법에 관한 것으로, 특히 반도체 소자에 적용되는 얇은 절연막을 전기적으로 캐패시턴스(capacitance)를 측정하여 두께로 환산하는 방식에 있어서, 캐패시터 구성을 갖는 테스트 패턴이 제공되고, 이 테스트 패턴을 이용하여 절연막의 두께를 보다 정확히 측정하는 방법에 관한 것이다.
일반적으로, 반도체 소자에 적용되는 얇은 절연막 예를 들어, 트랜지스터의 게이트 산화막 및 개패시터의 유전체막등과 같은 절연막은 두께가 너무 얇기 때문에 물리적으로 측정하기가 어렵다. 이를 해결하기 위하여, 전기적으로 절연막에 대한 캐패시턴스를 측정한 후, 이 측정된 값을 절연막의 두께로 환산하는 방식이 이용되고 있다. 그런데, 절연막에 대한 캐패시턴스를 측정함에 있어서, 오차를 유발하는 벌크 오버랩 캐패시턴스로 인하여 절연막 자체에 대한 캐패시턴스를 정확히 측정할 수 없다. 따라서, 절연막의 정확한 두께를 측정할 수 없는 문제가 있다. 이를 MOS구조에서 트랜지스터의 게이트 산화막 두께를 측정하는 경우를 도시한 제 1a 및 1b 도를 참조하여 설명하면 다음과 같다.
제1a도는 종래의 캐패시터 구성을 갖는 테스트 패턴이 형성된 테스트 웨이퍼의 단면도이고, 제1b도는 제1a도의 평면 투시도이다.
소자분리 공정에 의해 실리콘 기판(11)에 액티브 영역(A)과 필드 영역(B)이 확정된다. 필드 영역(B)에 필드 산화막(12)이 산화공정에 의해 형성된다. 액티브 영역(A)의 실리콘 기판(11)에 게이트 산화막(13)이 형성된다. 게이트 전극(14)은 게이트 산화막(13)상에 형성되는데, 이때 게이트 전극(14)이 필드 산화막(12)의 가장자리 부까지 확장될 경우가 발생된다. 게이트 전극(14)을 형성할 때, 게이트 전극(14)과 일체화된 패드(15)가 형성되도록 한다. 실리콘 기판(11)과 게이트 전극(14)은 도전성 물질로 형성된다. 이와같은 공정에 의해 실리콘 기판(11)이 하판이되고, 게이트 전극(14)이 상판이 되며, 게이트 산화막(13)이 유전체막이 되는 캐패시터의 구성을 갖는 테스트 패턴(10)이 완성된다. 게이트 산화막(13)의 두께를 알기 위하여, 패드(15)에는 음전압이 인가되고, 기판(11)에는 접지를 연결시켜 어큐뮤레이션 모드(accumulation mode)를 만들어 게이트 산화막(13)의 캐패시턴스를 측정하게 된다. 그런 다음 하기 식(1)에 의해 게이트 산화막(13)의 두께를 얻는다.
----------------- (1)
여기서, CG는 게이트 산화막의 캐패시턴스이고, εo는 진공의 유전율(dielectric constant)이며, ε은 산화물(oxide)의 유전율이고, SG는 게이트 산화막의 면적이며, Tox는 게이트 산화막의 두께이다.
그런데, 게이트 산화막(13)의 캐패시턴스 CG는 필드 산화막(12)의 버즈 비크(bird's beak)의 길이 LBB에 의한 버즈 비크의 면적 SBB, 게이트 전극(14)으로 덮혀진 부분의 필드 산화막(12)의 면적 SF및 측정을 용이하게 하기 위하여 만든 패드(15)에 의한 면적 SP각각에서의 캐패시턴스 CBB, CF, 및 CP를 고려하지 않았기 때문에 그 만큼의 오차가 발생하게 된다. 이러한 오차를 고려하지 않은 게이트 산화막(13)에서의 개패시턴스 CG는 게이트 산화막(13) 자체에서의 캐패시턴스가 될 수 없다. 따라서, 상기의 방법으로는 정확한 게이트 산화막(13)의 두께 Tox를 얻을 수 없다.
이를 해결하기 위하여, 버즈 비크의 길이 LBB를 측정하여 하기식(2)에 의해 버즈 비크에서의 캐패시턴스 CBB를 구한 후, 상기 식(1)에서 버즈 비크에서의 캐패시턴스 CBB를 빼주어 실제 게이트 산화막(13)에서의 캐패시턴스 CG를 계산하는 방식을 취하였다.
------------------- (2)
여기서, t는 필드 산화막의 두께이다.
이 방식 또한 버즈 비크의 모양을 단순히 직선으로 생각하였고, 필드 산화막(12)에서의 캐패시턴스 CF와 패드(15)에서의 캐패시턴스 CP등을 고려하지 않은 단점이 있다.
상술한 바와 같이 테스트 웨이퍼 상에 테스트 패턴을 형성한 후, 상기의 계산법을 적용할 경우, 벌크 오버랩 캐패시턴스 CBB및 CF와 패드(15)에서의 캐패시턴스 CP를 고려하지 않으므로 인하여 게이트 산화막(13)에서의 캐패시턴스 CG를 정확히 얻을 수 없다. 따라서, 정확한 게이트 산화막(13)의 두께 Tox를 얻을 수 없다. 또한, 벌크 오버랩 캐패시턴스 CBB및 CF와 패드(15)에서의 캐패시턴스 CP각각에 대한 정보도 알 수 없는 단점이 있다.
따라서, 본 발명은 절연막에서의 캐패시턴스를 정확히 측정하여 절연막의 두께를 정확히 알 수 있도록 한 테스트 패턴 및 이를 이용한 절연막 두께 측정방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 벌크 오버랩 캐패시턴스 및 패드에서의 캐패시턴스를 정확히 측정할 수 있도록 한 테스트 패턴 및 이를 이용한 절연막 두께 측정방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명의 절연막 두께 측정을 위한 테스트 패턴은 실리콘 기판에 크기가 다른 적어도 3개 이상의 액티브 영역이 확정되고, 상기 액티브 영역 각각의 상기 실리콘 기판상에 절연막이 각각 형성되고, 상기 절연막 각각의 상부에 도전층이 각각 형성된 것을 특징으로 한다.
또한, 이러한 목적을 달성하기 위한 본 발명의 반도체 소자에 적용되는 얇은 절연막을 전기적으로 캐패시턴스를 측정하여 두께로 환산하는 방식으로 절연막의 두께를 측정하는 방법은 실리콘 기판에 크기가 다른 적어도 3개 이상의 액티브 영역이 확정되고, 상기 액티브 영역 각각의 상기 실리콘 기판상에 절연막이 각각 형성되고, 상기 절연막 각각의 상부에 패드를 갖는 도전층이 각각 형성되어 적어도 3개 이상의 테스트 패턴을 형성하는 단계; 상기 패드 각각에는 전압을 인가하고, 상기 기판에는 접지를 연결시켜 상기 테스트 패턴 각각에 대한 어큐뮤레이션 모드를 만들어 상기 테스트 패턴 각각에 대한 캐패시턴스를 측정하는 단계; 상기 테스트 패턴 각각에서 측정된 상기 캐패시턴스 값과 상기 테스트 패턴 각각을 이루는 절연막 각각의 길이를 상기 테스트 패턴 각각에 따라 본 발명에 의한 식에 대입하여 식의 각항에 주어진 계수를 산출하는 단계; 상기 산출된 계수중 2차항 계수를 2차항에 적용시켜 2차항의 값을 상기 절연막 각각에서의 캐패시턴스값으로 하는 단계; 및 상기 절연막 각각에서의 캐패시턴스 값을 상기 절연막 각각의 두께로 환산하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a도는 본 발명의 캐패시터 구성을 갖는 테스트 패턴들이 형성된 테스트 웨이퍼의 단면도이고, 제2b도는 평면 투시도이다.
본 발명의 실시예에서는 MOS구조에서 트랜지스터의 게이트 산화막 두께를 측정하는 경우를 설명하기로 한다.
소자분리 공정에 의해 실리콘 기판(21)에 액티브 영역(A)과 필드 영역(B)이 확정된다. 이때, 액티브 영역(A)은 적어도 3개 이상의 영역이 되도록 확정되어야 하며, 그 모양은 정방형이고, 그 크기는 각각 달라야 한다. 본 발명의 첨부된 도면에는 액티브 영역(A)이 제 1, 2 및 3 액티브 영역(A1, A2 및 A3)으로 3개가 확정된 것이 도시된다. 필드 영역(B)에 필드 산화막(22)이 산화공정에 의해 형성된다. 제 1, 2 및 3 액티브 영역(A1, A2 및 A3) 각각의 실리콘 기판(21)에 절연막으로 제 1, 2 및 3 게이트 산화막(23A, 23B 및 23C)이 각각 형성된다. 제 1 내지 3 게이트 산화막(23A, 23B 및 23C)각각의 상부에 도전층으로 제1, 2 및 3 게이트 전극(24A, 24B 및 24C)이 형성되는데, 이때 제 1, 2 및 3 게이트 전극(24A, 24B 및 24C) 각각은 필드 산화막(22)의 가장자리부까지 확장될 경우가 발생된다. 제 1, 2 및 3 게이트 전극(24A, 24B 및 24C)을 형성할 때, 제 1, 2 및 3 게이트 전극(24A, 24B 및 24C)각각과 일체화된 제 1, 2 및 3 패드(25A, 25B 및 25C)가 형성되도록 한다. 여기서, 제 1, 2 및 3 패드(25A, 25B 및 25C) 각각의 모양과 크기는 동일하게 형성하여야 한다. 이와같은 공정에 의해 실리콘 기판(21)이 하판이 되고, 제 1, 2 및 3 게이트 전극(24A, 24B 및 24C) 각각이 상판이 되며, 제 1, 2 및 3 게이트 산화막(23A, 23B 및 23C)각각이 유전체막이 되는 캐패시터의 구성을 갖는 테스트 패턴이 3개 즉, 제 1, 2 및 3 테스트 패턴(20A, 20B 및 20C)이 완성된다.
절연막의 두께를 구하기 위한 종래의 전술한 식(1)과 식(2)에서 발생되는 단점을 극복하고, 실제 게이트 산화막에서의 캐패시턴스를 측정하여 정확한 게이트 산화막의 두께를 구하기 위해서는 측정되는 테스트 패턴 전체에 대한 캐패시턴스를 하기 식(3)에 의해 구해야 하는데, 본 발명의 따라 크기가 다른 정방형의 테스트 패턴들을 형성하는 이유는 이 식(3)의 각 요소들을 알아내기 위해서이다.
C = CG+ CBB+ CF+ CP------------------------ (3)
여기서, CG는 구하고자 하는 게이트 산화막에 대한 캐패시턴스이고, C는 테스트 패턴 전체에 대한 캐패시턴스이다. 즉, 실제 게이트 산화막의 캐패시턴스 CG는 전체 캐패시턴스 C에서 벌크 오버랩 캐패시턴스 CBB, CF및 CP를 뺀 것이 된다.
그러면, 제 2a 및 제2b도에 도시된 3개의 테스트 패턴을 이용하여 게이트 산화막의 두께를 측정하는 방법을 설명하면 다음과 같다.
제 1, 2 및 3 패드(25A, 25B 및 25C) 각각에는 전압(기판이 P타입일 경우 음전압이 인가되고, 기판이 N타입일 경우 양전압이 인가됨)이 인가되고, 기판(21)에는 접지를 연결시켜 제 1, 2 및 3 테스트 패턴(20A, 20B 및 20C)각각에 대한 어큐뮤레이션 모드(accumulation mode)를 만들어 제 1, 2 및 3 테스트 패턴(20A, 20B 및 20C)각각에 대한 캐패시턴스 C1, C2및 C3를 각가 측정하여 제 1, 2 및 3 게이트 산화막(23A, 23B 및 23C) 각각의 길이 L1, L2및 L3의 함수로 나타내면 각 길이 L1, L2및 L3에 대한 각 캐패시턴스 C1, C2및 C3는 하기 식 (4), (5) 및 (6)과 같이 나타낼 수 있다.
C1= a + b·L1+ c·L1 2----------------------- (4)
C2= a + b·L2+ c·L2 2----------------------- (5)
C3= a + b·L3+ c·L3 2----------------------- (6)
여기서, a는 상수항의 계수이고, b는 1차항의 계수이며, c는 2차항의 계수이다. 각 항의 계수 a, b 및 c는 각 길이 L1, L2및 L3와 각 캐패시턴스 C1, C2및 C3의 값을 알 수 있기 때문에 3개의 식에서 구할 수 있다.
패드에서의 캐패시턴스와 버즈 비크 및 필드 산화막에서의 캐패시턴스중 모서리 부분(P1)은 상기 식(4), (5) 및 (6)에서 각각의 상수항에 영향을 끼치고, 따라서 계수 a값 자체가 두 요소의 합 캐패시턴스를 의미하게 된다. 상기 식(4), (5) 및 (6)에서 각각의 1차항은 필드 산화막에서의 캐패시턴스와 버즈 비크에서의 캐패시턴스중 모서리 부분(P1)을 제외한 부분(P2)에 의하여 영향을 받는다. 상기식 (4), (5) 및 (6)에서 각각의 2차항은 게이트 산화막 자체 부분(P3)에서의 캐패시턴스로 상기 식(3)에서 CG에 해당되는 항으로, 이 값은 벌크 오버랩 캐패시턴스 및 패드에서의 캐패시턴스를 제외한 오차가 포함되지 않은 게이트 산화막에서의 정확한 캐패시턴스를 나타낸다. 따라서, 정확하게 측정된 게이트 산화막에서의 캐패시턴스를 알려진 방식에 의해 두께로 환산하므로 게이트 산화막의 정확한 두께를 얻을 수 있다.
제3도는 크기가 서로 다른 다수의 테스트 패턴을 형성하고, 이들 테스트 패턴 각각의 캐패시턴스를 길이대한 2차함수, 즉, 본 발명의 기본식 C = a + b·L + c·L2으로 얻은 데이터(D1 내지 D7)를 표시하고, 상기 기본식에 의하여 곡선(G)을 표시한 결과 각 캐패시턴스의 데이터(D1 내지 D7)와 곡선(G)가 잘 일치됨을 보여주고 있다. 곡선(G)은 2차함수로 커브 피팅(curve fitting)한 결과이며, 커브 피팅방법은 최소 자승법(least square method)을 이용한다.
상술한 바와 같이 본 발명은 테스트 패턴의 캐패시턴스를 측정함에 있어서, 크기가 서로 다른 테스트 패턴을 다수개 형성하고, 각각의 테스트 패턴에서의 캐패시턴스를 본 발명의 기본식 C = a + b·L + c·L2으로 구하며, 이 기본식의 상수항 및 1차항으로 벌크 오버랩 캐패시턴스와 패드에서의 캐패시턴스를 알 수 있으며, 2차항으로 두께를 알고자 하는 절연막에서의 캐패시턴스를 정확히 알 수 있게 한다.
따라서, 본 발명은 얇은 절연막에서의 캐패시턴스를 정확히 측정하므로 이 캐패시턴스를 환산하여 절연막의 두께를 정확히 알수 있게 하며, 또한 벌크 오버랩 캐패시턴스 및 패드에서의 캐패시턴스를 정확히 측정할 수 있다. 이로 인하여 소자 개발의 정보를 효과적으로 제공하므로 미세 가공기술을 가능하게 한다.

Claims (10)

  1. 실리콘 기판에 크기가 다른 적어도 3개 이상의 액티브 영역이 확정되고, 상기 액티브 영역 각각의 상기 실리콘 기판상에 절연막이 각각 형성되고, 상기 절연막 각각의 상부에 도전층이 각각 형성된 것을 특징으로 하는 절연막 두께 측정을 위한 테스트 패턴.
  2. 제 1 항에 있어서, 상기 액티브 영역들은 정방형의 모양으로 형성된 것을 특징으로 하는 테스트 패턴.
  3. 제 1 항에 있어서, 상기 도전층 각각에는 패드가 형성된 것을 특징으로 하는 테스트 패턴.
  4. 제 3 항에 있어서, 상기 도전층 각각에 형성된 패드들은 모양 및 크기가 동일한 것을 특징으로 하는 테스트 패턴.
  5. 반도체 소자에 적용되는 얇은 절연막을 전기적으로 캐패시턴스를 측정하여 두께로 환산하는 방식으로 절연막의 두께를 측정하는 방법에 있어서, 실리콘 기판에 크기가 다른 적어도 3개 이상의 액티브 영역이 확정되고, 상기 액티브 영역 각각의 상기 실리콘 기판상에 절연막이 각각 형성되고, 상기 절연막 각각의 상부에 패드를 갖는 도전층이 각각 형성되어 적어도 3개 이상의 테스트 패턴을 형성하는 단계; 상기 패드 각각에는 전압을 인가하고, 상기 기판에는 접지를 연결시켜 상기 테스트 패턴 각각에 대한 어큐뮤레이션 모드를 만들어 상기 테스트 패턴 각각에 대한 캐패시턴스를 측정하는 단계; 상기 테스트 패턴 각각에서 측정된 상기 캐패시턴스 값과 상기 테스트 패턴 각각을 이루는 절연막 각각의 길이를 상기 테스트 패턴 각각에 따라 하기 식에 대입하여 식의 각항에 주어진 계수를 산출하는 단계; 상기 산출된 계수중 2차항의 계수를 2차항에 적용시켜 2차항의 값을 상기 절연막 각각에서의 캐패시턴스 값으로 하는 단계; 및 상기 절연막 각각에서의 캐패시턴스 값을 상기 절연막 각각의 두께로 환산하는 단계로 이루어지는 것을 특징으로 하는 절연막의 두께 측정방법.
    C = a + b·L + c·L2------------------ (식)
    여기서, C는 테스트 패턴에서의 캐패시턴스이고, a는 상수항의 계수이며, b는 1차항의 계수이고, c는 2차항의 계수이며, L은 절연막의 길이이다.
  6. 제 5 항에 있어서, 상기 액티브 영역들은 정방형의 모양으로 형성된 것을 특징으로 하는 절연막의 두께 측정방법.
  7. 제 5 항에 있어서, 상기 도전층 각각에 형성된 패드들은 모양 및 크기가 동일한 것을 특징으로 하는 절연막의 두께 측정방법.
  8. 제 5 항에 있어서, 상기 식에서 상수항과 1차항은 상기 패드와 상기 도전층 형성시 벌크 오버랩되는 부분에서의 캐패시턴스의 값이 되는 것을 특징으로 하는 절연막 두께 측정방법.
  9. 제 5 항에 있어서, 상기 실리콘 기판이 P타입일 경우 상기 패드 각각에는 음전압이 인가되는 것을 특징으로 하는 절연막 두께 측정방법.
  10. 제 5 항에 있어서, 상기 실리콘 기판이 N타입일 경우 상기 패드 각각에는 양전압이 인가되는 것을 특징으로 하는 절연막 두께 측정방법.
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