KR19980041707A - 반도체 소자 분리단 결함평가 테스트 구조 및 그 테스트 구조를 사용한 평가방법 - Google Patents

반도체 소자 분리단 결함평가 테스트 구조 및 그 테스트 구조를 사용한 평가방법 Download PDF

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Abstract

C-t 측정법에 의한 반도체 소자 분리단의 결함을 평가하는 테스트의 테스트 결과의 정확도를 향상한다.
A1 패드11를 필드산화막 소자분리구조5의 위에 설치한다. A1 패드11와 게이트 전극7을 A1 배선패턴10등에 의해서 전기적으로 접속한다. 측정시에 패드11에 탐침3을 접촉시켜서 전압을 인가한다. 탐침3이 게이트 전극7에 직접 접하지 않도록 함으로써, 공핍층이 생기는 게이트 절연막6 아래의 영역에 응력이 가해지지 않도록 한다.

Description

반도체 소자 분리단 결함평가 테스트 구조 및 그 테스트 구조를 사용한 평가방법
본 발명은, 최근 고집적화가 진행되고 있는 반도체디바이스의 소자분리구조를 평가하기 위해서 사용되는 용량-시간(이하, C-t라고 한다)측정법을 이용한 반도체 소자 분리결함평가 테스트 구조 및 테스트방법에 관한 것이다.
최근 고집적화가 진행되는 반도체디바이스에서, 소자분리구조의 개발이 중요한 역할을 담당하고 있다. 소자분리구조는, 반도체칩상에 반도체 집적회로를 형성하기 위해서, 각 소자간의 분리를 하기 위한 구조이다. 도11은 웨이퍼와, 웨이퍼상에 형성된 반도체칩과, 반도체칩 2상에 형성된 소자분리구조를 평가하기 위한 탐침과의 관계를 나타내는 평면도이다. 도11에서, 1은 웨이퍼, 2는 웨이퍼1에 형성된 반도체칩, 3은 반도체칩2에 형성되어 있는 반도체 소자를 분리하기 위한 구조를 평가할 때에 반도체칩2에 접촉시켜서 전압을 인가하기 위한 탐침이다.
도 12는, 도11의 웨이퍼 1중의 탐침3이 접촉하고 있는 반도체칩2의 부분을 확대하여 나타낸 사시도이다. 탐침3은 웨이퍼1의 주면에 대하여 거의 수직으로, 웨이퍼1의 주면으로부터 내측을 향해서 압력이 가해지도록 꽉 눌려져 있다.
도 13은, 도 12의 4-4선으로 나타내는 영역의 화살표시 단면도이다.
도13에서, 5는 웨이퍼1의 주면상에 형성되어 반도체 소자를 분리하기 위한 필드산화막 소자분리구조이며, 6은 웨이퍼1의 주면상에서 필드산화막 소자분리구조5에 연결되어 형성되며 그 필드산화막보다도 얇은 게이트 절연막이고, 7은 게이트 절연막6의 상부로부터 필드산화막 소자분리구조5의 상부에 걸쳐서 형성된 게이트 전극이며, 8은 웨이퍼11와 게이트 전극7과의 사이에 탐침3을 써서 전압을 인가함으로써 웨이퍼1에 발생된 공핍층이다.
또, 도13은, 반도체 소자 분리단 결함평가테스트의 일공정을 나타내고 있다.
예를 들면, 키무라 미키히로, 모트나미 카오루, 오노데라 야스히코에 의해 발표된 문헌, 「저온수소 어닐링에 의한 선택산화 분리단에서의 발생전류의 감소」, 일본응용물리학회지, 제 30권, 128호, 3634페이지∼ 3637페이지, 1991년 12월 발행(Mikihiro Kimura, Kaoru motonami and Yasuhiro 0nodera, ″Generation Current Reduction at Local 0xidation of Silicon lsolation Edge by Low-Temperature Hydrogen Annealig″, Japanese Journal of Applied Physics Vol. 30, No, 128. December, 1991, pp. 3634-3637)에 기재되어 있는 선택산화(이하, LOCOS라고 한다)분리단 주위에 발생하는 전류측정방법을 사용하여 반도체 소자분리구조의 평가를 할 수 있다. 즉, 먼저 고주파신호로 공핍층이 되어 있지 않은 상태의 산화막6과, 웨이퍼1와 게이트 전극7 으로 이루어지는 커패시터의 용량인 산화막용량 Co을 측정한다. 다음에, 고주파신호를 중첩시킨 스텝전압을 인가하여 공핍층8을 발생시켜서, 이때의 초기용량Ci를 측정한다. 또 시간tF이 경과하여 평형에 달했을 때의 평형용량CF을 측정한다. 이 측정에서의 용량과 시간과의 관계의 개요를 도14에 나타낸다.
슐레이더(Shroeder)와 골드버그(G11Idberg)의 근사(近似)에 의하면, 다음 식에서 라이프타임 rgm이 제공된다. 또 수식1에서, ni는 진성캐리어 농도이고, NB는 기판불순물 농도이다.
[수식 1]
또, 라이프타임 rgm에서 발생전류Jgen가 수식 2와 같이 된다.
수식2에서, Weff는 유효공핍층의 폭이고 q는 캐리어가 가지는 전하의 크기이다.
[수식 2]
도15에 나타나는 바와 같이, 발생전류 Jgen은 면내성분과 주변성분으로 나누어지고, 즉 면내에서의 발생전류 JgenA와 LOCOS 분리단에서의 발생전류JgenP가 포함되어 있다. 즉, 발생전류Jgen은 면내에서의 발생전류JgenA와 선택산화 분리단에서의 발생전류JgenP를 사용하여 수식3이 주어진다.
[수식 3]
소자분리구조의 평가테스트를 하기 위해서는, 예를 들면 LOCOS 분리단의 발생전류JgenP만을 추출할 필요가 있다. 그래서, 면적과 LOOOS 분리단의 주변길이를 바꿔 몇 개의 측정점으로 도15에 나타내는 것 같은 그래프를 작성하여, 그 그래프1에 그려진 직선의 기울기로부터 단위길이당 발생전류JgenP를 구한다. 이 LOCOS 분리단의 발생전류 JgenP만이 많아진다는 것은, LOCOS 분리단에 결함이 많이 발생하고 있는 것을 의미한다.
종래의 반도체 소자 분리단 결함평가 테스트 구조는, 도13에 도시한 바와 같이 탐침3이 직접 평가하는 영역 위에 형성되어 있는 게이트 전극7에 접촉하고 있기 때문에, 게이트 전극7의 아래에 있는 공핍층이 발생하는 영역에 응력이 가해지고, 그 때문에 새롭게 재결합중심이 발생하는 등 실제의 사용상태에서 측정되어야 되는 수치에 비해서 측정오차가 커진다고 하는 문제가 있다.
본 발명은 상기한 문제점을 해소하기 위해서 이루어진 것으로, 공핍층이 형성되는 영역에 가해지는 압력을 감소시킴으로써 측정의 정확도를 높이는 것을 목적으로 한다. 또한, 분리단의 주변길이를 길게 함으로써 측정정밀도를 향상시키는 것을 목적으로 한다.
제 1의 발명에 관계되는 반도체 소자 분리단 결함평가 테스트 구조는, 주면상에 복수의 반도체 소자가 형성될 수 있는 반도체 기판의 상기 주면에 형성되고, 상기 반도체 소자를 분리하는데 충분한 두께를 가지는 제 1의 절연막과, 상기 주면에 상기 제 1의 절연막과 연결되어 형성되며, 상기 제 1의 절연막보다도 막 두께가 얇은 제 2의 절연막과, 상기 제 2의 절연막상에서 상기 제 1의 절연막상에 걸쳐 형성된 전극과, 상기 제 1의 절연막상에 형성됨과 동시에 상기 전극과 전기적으로 접속된 탐침에 접촉하기 위한 패드를 구비하며, 상기 반도체 기판은, 상기 반도체 기판과 상기 패드와의 사이에 전압이 걸려 있지 않을 때에는, 상기 전극과 상기 제 2의 절연막과 상기 반도체 기판의 적층구조에서의 반도체 기판에 공핍층이 생기지 않고, 소정의 전압이 걸렸을 때에는 상기 적층구조에서의 상기 반도체 기판에 공핍층이 생김과 동시에, 상기 제 1의 절연막과 상기 제 2의 절연막과의 경계근처의 아래까지 공핍층이 퍼지는 것을 특징으로 한다.
제 2의 발명에 관계되는 반도체 소자 분리단 결함평가 테스트 구조를 사용한 평가방법은, 주면상에 복수의 반도체 소자를 형성할 수 있는 반도체 기판으로서, 상기 주면에 형성되고 상기 반도체 소자를 분리하는 데 충분한 두께를 가지는 제 1의 절연막과, 상기 주면에 상기 제 1의 절연막과 연결되어 형성되며, 상기 제 1의 절연막보다도 막 두께가 얇은 제 2의 절연막과, 상기 제 2의 절연막상에서 상기 제 1의 절연막상에 걸쳐 형성된 전극과, 상기 제 1의 절연막상에 형성됨과 동시에 상기 전극과 전기적으로 접속된 패드를 구비하는 반도체 기판을 준비하는 공정과, 상기 패드에 탐침을 접촉시켜서 상기 전극과 상기 반도체 기판과의 사이에 소정의 전압을 인가하여, 소정의 전압에 의해서 상기 제 1의 절연막과 상기 제 2의 절연막과의 경계근처의 아래까지 공핍층이 생기게 하는 공정과, 공핍층이 생기고 나서 평형상태에 이르기까지의 시간을 측정하는 측정공정을 구비하여 구성된다.
도 1은 본 발명의 실시의 형태 1에 의한 반도체 소자 분리단 결함평가 테스트 구조 의 구성을 나타내는 단면사시도.
도 2는 본 발명의 실시의 형태 1에 의한 반도체 소자 분리단 결함평가 테스트 구조 에 C-t 측정기를 접속한 상태를 나타내는 블록도.
도 3은 도 2의 C-t 측정기에 각종 기능을 부가할 때의 시스템의 구성을 나타내 는 블록도.
도 4는 공핍층이 형성되는 영역의 면적에 대한 길이의 비와 결함밀도의 관계를 나타내는 그래프.
도 5는 본 발명의 실시의 형태 2에 의한 반도체 소자 분리단 결함평가 테스트 구조 의 구성을 나타내는 레이아웃도면.
도 6은 실시의 형태 2에 의한 반도체 소자 분리단 결함평가 테스트 구조의 다른 형 태를 나타내는 레이아웃도면.
도 7은 본 발명의 실시의 형태 3에 의한 반도체 소자 분리단 결함평가 테스트 구조 를 나타내는 레이아웃도면.
도 8은 본 발명의 실시의 형태 3에 의한 반도체 소자 분리단 결함평가 테스트 구조 의 다른 형태를 나타내는 레이아웃도면.
도 9는 본 발명의 실시의 형태 4에 의한 반도체 소자 분리단 결함평가 테스트 구조 의 구성을 나타내는 레이아웃도면.
도 10은 본 발명의 실시의 형태 4에 의한 반도체 소자 분리단 결함평가 테스트 구조 구성의 다른 형태를 나타내는 레이아웃도면.
도 11은 웨이퍼와 탐침과의 관계를 나타내는 상면도.
도 12는 도11의 웨이퍼중의 탐침이 접촉하고 있는 반도체칩의 부분을 확대하여 나 타낸 사시도.
도 13은 도12의 4-4선으로 나타내는 영역의 화살표시 단면도.
도 14는 C-t 측정법에서의 용량과 시간의 관계의 개요를 나타내는 그래프.
도 15는 공핍층이 형성되는 영역의 면적에 대한 길이의 비와 발생전류의 관계를 나 타내는 그래프.
* 도면의 주요부분에 대한 부호설명
1 : 웨이퍼3 : 탐침
5 : 필드산화막 소자분리구조6,18,20,22,25 : 게이트 절연막
7,17,19,21 : 게이트 전극10 : Al배선패턴
10a : A1 콘택11 : A1패드
53 : 콘택
(실시의 형태 1)
도1은 본 발명의 실시의 형태1에 의한 반도체 소자 분리단 결함평가 테스트 구조의 구성을 나타내는 사시단면도이다.
도1에서, 1은 예를 들면 실리콘 단결정에 의해 형성된 웨이퍼이고, 5는 웨이퍼1의 주면상에 형성되어 웨이퍼1의 주면상에 있는 반도체 소자의 분리를 하기 위한 필드산화막 소자분리구조이며, 6은 필드산화막 소자분리구조5와 연결되도록 형성되어 그 필드산화막보다도 얇은 게이트 절연막이고, 7은 게이트 절연막6의 상부로부터 필드산화막 소자분리구조5의 상부에 걸쳐서 폴리실리콘으로 형성된 게이트 전극이며, 10은 필드산화막 소자분리구조5의 위에 형성되어 게이트 전극7과의 전기적 접속을 하기 위한 Al 배선패턴이고, 또 10a는 Al 배선패턴10과 게이트 전극7을 접속하는 A1 콘택이며, 11은 필드산화막 소자분리구조5의 상부에 형성되어 A1 배선패턴10과 전기적으로 접속된 A1 패드이다. 여기서, 필드산화막 소자분리구조5와 게이트 절연막6과의 경계가 반도체 소자 분리단에 해당한다. 필드산화막 소자분리구조5 및 게이트 절연막6은, 예를 들면, 웨이퍼1를 산화한 산화실리콘으로 형성된다. 이 게이트 절연막6과 게이트 전극7과 게이트 절연막6 아래의 웨이퍼1로 이루어지는 적층구조는 Ml S 구조를 형성하고 있다.
A1 패드11와 웨이퍼1와의 사이에 전압이 걸려 있지 않을 때에는, 이 적층구조에서의 게이트 절연막6의 바로 아래 웨이퍼1에는 공핍층이 생기지 않는다. 웨이퍼1와 Al 패드11와의 사이에 소정의 전압이 걸렸을 때에는, 도13에 나타낸 것과 마찬가지로 이 적층구조에서의 게이트 절연막6 바로 아래의 웨이퍼1에 공핍층이 생김과 동시에, 필드산화막 소자분리구조5와 게이트 절연막6과의 경계근처 아래의 웨이퍼1까지 공핍층이 퍼진다.
A1 패드11는, 탐침3과 접촉시켜서 게이트 전극7과 웨이퍼1와의 사이에 전압을 인가하기 위한 부재이다. A1 패드11가 필드산화막 소자분리구조5상에 설치되기 때문에, 탐침3에 의해서 A1 패드11에 압력이 가해지더라도 게이트 절연막6밑에 있는 웨이퍼1의 공핍층이 형성되는 영역에 가해지는 응력은 작아지고, 이 응력에 의해서 생기는 재결합중심등의 오차의 원인이 되는 것이 감소하기 때문에, 실제의 사용상태와 측정상태와의 차이를 시정할 수 있고 측정치의 정확도를 향상시킬 수있다.
또, 이 실시의 형태1에서는 게이트 절연막6 아래의 웨이퍼1의 불순물 농도는 변하지 않았지 만, 웰을 형성하는 등으로 인해 불순물 농도가 바뀐 경우라도 상관없으며, 상기실시의 형태와 동일한 효과를 얻는다.
도2는 반도체 소자 분리단 결함평가 테스트 구조에 C-t 측정기를 접속한 상태를 나타내는 블럭도이다. 도 1에 도시한 바와 같이, 필드산화막 소자분리구조5의 위에 형성된 A1 패드11가 게이트 전극7과 접속되어 있는 것과 같은 반도체 소자 분리단 결함평가 테스트 구조를 준비한다. 다음에, C-t 측정기12의 탐침3을 Al 패드11에 접촉시킨 상태로 유지한다. 그리고, 게이트 절연막6의 밑으로 공핍층이 발생되어 있지않은 상태에서, C-t 측정기12는 게이트 전극7에 고주파신호를 제공하여, 게이트 절연막6과 게이트 전극7과 웨이퍼1에 의해서 형성되는 커패시터의 용량을 측정한다. 이 용량이, 수식 1의 산화막용량Co에 해당한다. 다음에, C-t 측정기 12는, 고주파신호가 중첩된 스텝형의 전압을 인가하여 순간적으로 깊은 공핍층을 발생시켜서, 이 때의 초기용량Ci를 측정한다. 또한 시간tF이 경과하여 평형에 도달했을 때의 평형용량CF을 측정한다.
또, 분리단의 발생전류JgenP를 구하기 위해서는, 파라미터를 바꿔 복수회의 측정을 하는 일이 필요하기 때문에, 도3에 나타낸 바와 같이 C-t 측정기12로부터 얻는 정보를 수록할 수 있는 데이터수록기13를 구비하는 것이 효과가 있다.
또한, 도3에서 C-t 측정기12가 출력하는 정보에 따라서 라이프타임을 계산하는 기능을 가지는 것이 라이프타임 계산기능14이다. 이 정보로서는 데이터수록기13가 수록되어 있는 정보를 이용해도 된다. 라이프타임 계산기능14에는 미리 측정대상으로 되어있는 반도체 소자 분리단 결함평가 테스트 구조에 관하여 진성 캐리어농도ni및 기판불순물 농도NB의 값이 제공되고 있고, 예를 들면, 수식1에 따라서 라이프타임 rgm을 계산할 수 있다.
또, 도3에서, C-t 계측기12가 출력하는 정보에 의거해서, 발생전류를 계산하는 기능을 가지는 것이 발생전류 계산기능15이다. 이 정보에서는, 데이터수록기13가 수록하고 있는 데이터나 라이프타임 계산기능14이 출력하는 정보를 이용해도 된다. 발생전류 계산기능15에는, 미리 측정대상으로 되어있는 반도체 소자 분리단 결함평가 테스트 구조에 관하여 유효공핍층 폭Weff나 캐리어의 전하량q이 제공되어 있고, 수식 2에 따라서 발생전류Jgen을 계산한다. 그리고, 발생전류 계산기능15에는 게이트 절연막6의 평면형상에 관한 데이터가 미리 제공되어 있으며, 복수의 발생전류 Jgen을 구하여 도15와 같은 그래프에 그려진 직선의 기울기에서 분리단의 발생전류JgenP를 구할 수있다.
또한 도3에서, C-t 계측기12가 출력하는 정보에 의거해서, 결함밀도를 계산하는 기능을 가지는 것이 결함밀도 계산기능16이다. 결함밀도의 계산은, 예를 들면 후술하는 수식 4에 의해서 구해진다. 또 수식 4에서 σT는 포획단면적, ven은 열속도를 나타낸다. 또, 수4의 계산에 사용되는 라이프타임 rgm은 라이프타임 계산기능14의 출력을 이용해도 된다.
[수식 4]
그리고 도4에 도시한 바와 같이, 결함밀도 NT에도 게이트 절연막6 바로 아래 면내의 결함밀도NTA와, 필드산화막 소자분리구조5의 단부 바로 아래의 결함밀도NTP가 있기 때문에, 결함밀도 계산기능16은 복수의 데이터로부터 단부 바로 아래의 결함밀도NTP를 구한다.
(실시의 형태 2)
다음에 본 발명의 실시의 형태 2에 의한 반도체 소자 분리단 결함평가 테스트 구조에 관해서 도 5를 참조하여 설명한다. 도5는, 본 발명의 실시의 형태 2에 의한 반도체 소자 분리단 결함평가 테스트 구조의 구성을 나타내는 레이아웃도면이다. 도 5에서 l7은 필드산화막 소자분리구조5의 위에 형성된 게이트 전극이며, 19는 필드산화막 소자분리구조5의 위에 형성되어 게이트 전극17으로부터는 전기적으로 절연된 게이트 전극이고, 또 21은 필드산화막 소자분리구조5의 위에 형성되어 게이트 전극17및 게이트 전극18으로부터는 전기적으로 절연된 게이트 전극이며, 18, 20, 22는 각각 게이트 전극 17, 19, 21의 아래에 필드산화막 소자분리구조5와 연결되어 형성되고, 필드산화막 소자분리구조5보다 얇은 산화막의 복수의 영역이다. 이들 필드산화막 소자분리구조5및 게이트 절연막6의 아래에는, 도1에 나타난 것과 같은 웨이퍼1가 존재한다.
게이트 절연막6의 각각의 영역 18, 20, 22는, 가로의 길이 L1와 세로의 길이 L2, 가로의 길이L3와 세로의 길이L4, 가로의 길이L5와 세로의 길이L6의 직사각형의 평면형상을 나타내고 있다. 이 때, 길이L1를 4로 하면, 길이L2 ∼ L6는 각각 4, 6, 2, 7 및 1이 되도록 설정되어 있다. 따라서, 영역 18, 20, 22의 주위의 길이는 모두 같은 길이가 된다. 한 편, 영역18의 면적을 16으로 하면, 영역20의 면적은 12가 되고 영역22의 면적은 7이 된다. 게이트 전극17의 연장부17a는, 도시되어 있지 않지만, 최종적으로는 도1의 Al 패드11와 같은 A1 패드에 접속된다. 게이트 전극19의 연장부19a는, 게이트 전극17이 접속되어 있는 것과는 다른 Al 패드에 접속된다.
게이트 전극21의 연장부21a는, 게이트 전극 17이나 19가 접속되는 A1패드와는 다른 A1패드에 접속된다. 당연히 이들 A1패드는 필드산화막 소자분리구조5의 위에 형성된다.
이들 영역 18, 20, 22에 대해 동시에 발생전류Jgen를 측정함으로써, 한번의 측정으로 3개의 다른 파라미터를 가지는 데이터를 얻을 수 있고, 그 데이터로부터 필드산화막소자분리단에서의 발생전류JgenP를 구할 수 있어서 측정회수가 줄어든다.
도 6은, 본 발명의 실시의 형태 2에 의한 반도체 소자 분리단 결함평가 테스트 구조의 다른 형태를 나타내는 레이아웃도면이다. 도6은 본 발명의 실시의 형태2에 의한 반도체 소자 분리단 결함평가 테스트 구조의 구성의 다른 형태를 나타내는 레이아웃도면이다. 도 6에서 25는, 필드산화막 소자분리구조5의 위에 형성되어 게이트 전극17으로부터는 전기적으로 절연된 게이트 전극이고, 27은 필드산화막 소자분리구조5의 위에 형성되어 게이트 전극17및 게이트 전극25으로부터는 전기적으로 절연된 게이트 전극이며, 26, 28은 각각 게이트 전극17, 25, 27의 아래에 필드산화막 소자분리구조5와 연결되어 형성되고 필드산화막 소자분리구조5보다 얇은 게이트 절연막의 복수 영역이고, 기타 도 5와 같은 부호를 붙인것은 도 5의 부호부분에 해당하는 부분이다.
또, 필드산화막 소자분리구조5에 의해서 분리되는 소자로서, 예를 들면 MIS 트랜지스터가 있다.
게이트 절연막의 각각의 영역26, 28은, 가로의 길이 L7와 세로의 길이 L8, 가로의 길이 L9와 세로의 길이 L10의 직사각형의 평면형상을 나타내고 있다. 이 때, 길이 L1를 4로 하면, 길이 L2, L7∼ L10은 각각 4, 8, 2, 16 및 1이 되도록 설정되어 있다. 따라서, 영역 18, 26, 28의 면적은 모두 같은 크기로 된다. 한 편, 영역18의 주위의 길이를 16로 하면, 영역26의 주위의 길이는 20이 되고, 영역28의 주위의 길이는 34가 된다.
게이트 전극25의 연장부25a는, 게이트 전극17이 접속되어 있는것과는 다른 A1 패드에 접속된다. 또 게이트 전극27의 연장부27a는 게이트 전극 17이나 25가 접속되는 A1 패드와는 다른 A1 패드에 접속된다.
이들 영역 18, 20, 22에 대해 동시에 발생전류Jgen를 측정함으로써, 한번의 측정으로 3개의 다른 파라미터를 가지는 데이터를 얻을 수 있고, 그 데이터로부터 면내에서의 발생전류 JgenA를 구할 수 있다. 이 발생전류 JgenA에서 간접적으로 필드 산화막소자분리단에서의 발생전류 JgenP를 구할 수 있어, 측정회수를 줄이게 된다.
또, 실시의 형태 2에서의 게이트 절연막의 각 영역은, 평면형상으로서 직사각형을 이용하였으나 다른 형상이어도 되며, 실시의 형태 2와 동일한 효과를 발휘한다.
(실시의 형태 3)
다음에, 본 발명의 실시의 형태 3에 의한 반도체 소자 분리단 결함평가 테스트 구조에 관해서 도7를 참조하여 설명한다.
도 7은 본 발명의 실시의 형태 3에 의한 반도체 소자 분리단 결함평가 테스트 구조를 나타내는 레이아웃도면이다. 도 7에서, 30은 필드산화막 소자분리구조5의 위에 형성된 게이트 전극이고, 31a∼31c는 필드산화막 소자분리구조5와 연결되도록 형성되며 그 필드산화막보다도 얇은 산화막이 형성되어 있는 영역이다. 평가의 대상이 되는 게이트 절연막31은, 폭 L11이고 길이가 L12인 직사각형 영역31a∼31c으로 이루어진다. 또한, 게이트 전극30의 연장부30a는, 필드산화막 소자분리구조5상에 설정된 Al 패드에 접속되어 있고, 그래서 탐침과의 전기적 접속이 꾀해진다. 이들 필드산화막 소자분리구조5 및 게이트 절연막31의 아래에는, 도1에서 나타낸 바와 같은 웨이퍼1가 존재한다.
실시의 형태 l의 반도체 소자 분리단 결함평가 테스트 구조에 의해 측정정확도가 향상함으로써, 그 밖의 요인에 의한 측정치의 오차가 눈에 띄게 된다. 그래서 반도체 소자 분리단의 결함을 평가하는 경우, 분리단의 길이를 길게 하는 쪽이 면내의 발생전류에 비하여 분리단의 발생전류를 많게해서 평가정밀도를 향상시킨다. 여기서는 게이트 절연막31을, 도7에 나타낸 거의 평행한 복수의 영역 31a∼31c으로 분할함에 의해, 게이트 절연막31의 면적에 대한 게이트 절연막31 단부의 길이의 비를 크게 하여, 평가정밀도를 향상하고 있다.
또, 도8에 도시한 바와 같이, 게이트 전극40의 아래에 S자형으로 게이트 절연막41을 형성함에 의해, 영역을 분할하는 것과 같은 효과를 갖게 할 수 있다. 이 경우에는, 길이 L15가 길이 L12와 같고, 폭(L14∼L13) /2이 폭L11과 같으면, 폭 L13 × 2의 영역의 분량만큼 평가정밀도의 향상에는 유리하다.
(실시의 형태 4)
다음에, 본 발명의 실시의 형태 4에 의한 반도체 소자 분리단 결함평가 테스트 구조에 관해서 도 9를 참조하여 설명한다. 도 9에서, 50A, 50B는 각각 필드산화막 소자분리구조5상에 형성된 게이트 전극이고, 51a∼51c와 31a∼31c는 필드산화막 소자분리구조5와 연결되도록 형성되고, 그 필드산화막보다도 얇은 산화막이 형성되어 있는 영역이며, 52a∼52c는 게이트 전극50A, 50B의 양측에 형성된 Al 배선패턴이고, 53은 산화막이 형성되어 있는 영역51a∼51c 아래의 웨이퍼와 A1 배선 패턴52a∼52c를 전기적으로 접속하는 콘택이다. 게이트 전극 50A, 50B의 연장부50Aa, 50Ba는 필드산화막 소자 분리구조5상에 설치된 각각의 A1 패드에 전기적으로 접속되어 있다.
실시의 형태 1의 반도체 소자 분리단 결함평가 테스트 구조에 의해서 측정정확도가 향상함으로써, 그 밖의 요인에 의한 측정치의 오차가 두드러져 보인다. 그래서, 게이트 전극 50A, 50B 근처에 콘택53이 설정되고, 게이트 전극 50A, 50B 근처의 웨이퍼의 전위분포가 균일화하여, 게이트 절연막을 복수 영역에 분할하더라도 각 영역의 발생전류가 균일화함으로써 측정치의 격차를 작게 하여 정확도를 향상시킨다.
또, 평가의 대상이 되는 부분은, 영역51a∼51c과 게이트 전극 50A, 50B이 겹치는 부분이다. 또한, 게이트 전극50A, 50B의 근처에 콘택53을 설치하는것에 의해, 게이트 전극50A, 50B의 사이의 저항치의 영향을 작게 할 수가 있고, 평가의 정확도를 향상시킬 수 있다.
또한, 도10에 도시한 바와 같이, 복수의 게이트 전극50A, 50B를 A1배선패턴54으로 접속함으로써, 측정대상으로부터 얻을 수 있는 측정치를 크게 하여 평가의 정밀도를 향상시킬 수도 있다. 여기서 A1배선 패턴54은 비어콘택55에 의해서 게이트 전극50A, 50B의 양쪽에 접속되어 있고, A1 배선패턴54의 연장부54a는, 필드산화막 소자분리구조5의 위에 형성되어 있는 Al패드에 전기적으로 접속되어 있다. 이 경우에, 게이트 전극 50A, 50B의 근처에 콘택53이 설치되기 때문에, 게이트 전극의 면적을 단순히 크게 하는 경우에 비해서, 게이트 전극내에서의 전위분포가 균일하게 되어 정확한 측정을 할 수 있다.
또, 상기 각 실시의 형태에서, 반도체 소자 분리구조로서 필드산화막을 사용한 것에 관해 설명하였지만, 산화막에 한정되는 것이 아니다. 또한, 필드산화막 소자분리구조 사이의 게이트 절연막에 대해서도 상기한 효과를 얻기 위해서는, 산화막에 한정되는 것이 아니고, 게이트 전극과 반도체 기판(웨이퍼)와의 절연을 하는 것이면 된다.
이상과 같이, 청구항1에 기재된 발명의 반도체 소자 분리단 결함평가 테스트 구조에 의하면, 평가시에 탐침을 패드와 접촉시켜서 전압을 인가할 수 있기 때문에, C -t 측정법을 사용하는 경우에, 평가의 대상이 되는 제 2의 절연막 아래 및 제 1의 절연막과 제 2의 절연막의 경계근처 아래의 반도체 영역에 걸린 응력이 작아지기 때문에, 정확한 평가를 행할 수 있는 효과가 있다.
청구항 2에 기재된 발명의 반도체 소자 분리단 결함평가 테스트 구조를 사용한 평가방법에 의하면, 직접 전극에 탐침을 접촉시키지 않고 패드에 탐침을 접촉시키기 때문에, 평가의 대상이 되는 제 2의 절연막아래 및 제 1의 절연막과 제 2의 절연막의 경계근처 아래의 반도체 영역에 걸린 응력이 작아지기 때문에, 정확한 평가를 할 수 있는 효과가 있다.

Claims (2)

  1. 주면상에 복수의 반도체 소자가 형성할 수 있는 반도체 기판의 상기 주면에 형성되고, 상기 반도체 소자를 분리하는데 충분한 두께를 가지는 제 1의 절연막과,
    상기 주면에 상기 제 1의 절연막과 연결되어 형성되고, 상기 제 1의 절연막보다도 막 두께가 얇은 제 2의 절연막과,
    상기 제 2의 절연막상에서 상기 제 1의 절연막상에 걸쳐서 형성된 전극과,
    상기 제 1의 절연막상에 형성됨과 동시에 상기 전극과 전기적으로 접속된, 탐침으로 접촉하기 위한 패드를 구비하고,
    상기 반도체 기판은, 상기 반도체 기판과 상기 패드와의 사이에 전압이 걸려 있지 않을 때에는, 상기 전극과 상기 제 2의 절연막과 상기 반도체 기판의 적층구조에서의 반도체 기판에 공핍층이 생기지 않고, 소정의 전압이 걸렸을 때에는, 상기 적층구조에서의 상기 반도체 기판에 공핍층이 생김과 동시에, 상기 제 1의 절연막과 상기 제 2의 절연막과의 경계근처의 아래까지 공핍층이 퍼지는 것을 특징으로 하는 반도체 소자 분리단 결함평가 테스트 구조.
  2. 주면상에 복수의 반도체 소자를 형성할 수 있는 반도체 기판으로서, 상기 주면에 형성되고 상기 반도체 소자를 분리하는 데 충분한 두께를 가지는 제 1의 절연막과, 상기 주면에 상기 제 1의 절연막과 연결되어 형성되며 상기 제 1의 절연막보다도 막 두께가 얇은 제 2의 절연막과, 상기 제 2의 절연막상에서 상기 제 1의 절연막상에 걸쳐 형성된 전극과, 상기 제 1의 절연막상에 형성됨과 동시에 상기 전극과 전기적으로 접속된 패드를 구비하는 반도체 기판을 준비하는 공정과,
    상기 패드에 탐침을 접촉시켜서 상기 전극과 상기 반도체 기판과의 사이에 소정의 전압을 인가하여, 소정의 전압에 의해서 상기 제 1의 절연막과 상기 제 2의 절연막의 경계근처의 아래까지 공핍층이 생기게 하는 공정과,
    공핍층이 생기고 나서 평형상태에 이르기까지의 시간을 측정하는 측정공정을 구비하는 반도체 소자 분리단 결함평가 테스트 구조를 사용한 평가방법.
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