CN216354196U - 一种半导体器件及测试系统 - Google Patents
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Abstract
本实用新型公开了一种半导体器件，包括晶圆衬底、金属层、与金属层相连的焊盘，以及钝化层；在所述钝化层表面间隔设置至少两个凸块，至少两个所述凸块分别与同一个焊盘部分重叠。本实用新型的一种半导体器件，有效避开了芯片内部线路干扰、不需要客户提供产品设计信息，并且能够在边缘无效芯片上进行测量。
Description
技术领域
本实用新型涉及一种半导体器件及测试系统，属于半导体领域。
背景技术
传统凸块工艺过程导通电阻监控方法：使用开尔文四探针测试方法，挑选两个底部导通的凸块，使用单独的对载电流和电压检测阻值，测试系统如图1所示；R＝Rcu+Rcu-al+Ral+Rmetal＝Vsense/IF，Rcu为两个凸块的阻值，Rcu-al为凸块和焊盘之间的界面电阻，Ral为两个焊盘的阻值，Rmetal为金属层的电阻，根据阻值判断凸块与焊盘之间的电性能状况，从而监控凸块制程中溅射前RF刻蚀焊盘的工艺能力是否稳定。其中，Vsense为电压，设定值；IF为电流，测量值。
如图2为开尔文连接的测试原理图，开尔文连接通常叫做四线连接，因为有四条线，分为HF(High Force，高电位施加线)，LF(Low Force，低电位施加线)，HS(High Sense，高电位检测线)，LS(Low Sense，低电位检测线)。其中，HF和LF是走大电流的线路，统称为Force线。而HS和LS用于测试电压，统称为Sense线。
图2中r表示引线电阻和探针与测试点的接触电阻之和。由于流过测试回路的电流为零，在r3、r4的压降也为零，而激励电流I在r1、r2上的压降不影响I在被测电阻上的压降，因此，以电压表可以准确测试出Rt两端的电压值，从而准确测量出Rt的阻值。测试结果和r无关，有效地减少了测量误差。
在实际应用中，电流表和电压表位于电性测试设备中，从电性测试设备中引出四条测试连接线，分别为HF、LF、HS和LS。四条测试连接线的末端分别设置有探针，将探针与测试点相连接，即可进行测试。此方法通常在有效芯片上才能测试，且必须挑选两个底部导通的凸块进行测量。但凸块端无芯片设计相关信息，需要跟客户沟通获取。部分情况下无法采取该方案：
1)保密产品，客户不同意提供芯片设计信息；
2)特殊产品，整颗芯片无底部导通的凸块；
3)互相导通的凸块之间，本身存在较大的电阻，影响测量结果。
实用新型内容
发明目的：为了克服现有技术中存在的不足，本实用新型提供一种半导体器件，有效避开了芯片内部线路干扰、不需要客户提供产品设计信息，并且能够在边缘无效芯片上进行测量。
技术方案：为解决上述技术问题，一种半导体器件，包含晶圆衬底、金属层、与金属层相连的焊盘，以及钝化层；在所述钝化层表面间隔设置至少两个凸块，至少两个所述凸块分别与同一个焊盘部分重叠。
作为优选，所述焊盘不小于30um。
作为优选，所述凸块不小于40um。
作为优选，同一个焊盘上的两个凸块间距不小于10um。
本申请的技术方案专用于测试电阻。首先，按照现有技术的方案：R＝Rcu+Rcu-al+Ral+Rmetal＝Vsense/IF。可见，凸块和焊盘以及两者之间的界面电阻是主要的测试对象。
这部分的电阻大小有以下因素影响：①工艺影响，Al焊盘表面的氧化层处理效果无法测量，且Al材料是非常容易产生氧化的。②这部分电阻对于产品的影响较大，直接导致产品性能问题。因此，本方案是在同一个焊盘上设计两个凸块。
有益效果：本实用新型的半导体器件，半导体器件，有效避开了芯片内部线路干扰、不需要客户提供产品设计信息，并且能够在边缘无效芯片上进行测量。
附图说明
图1为现有结构示意图。
图2为现有开尔文连接的测试原理图。
图3为本发明的一种结构示意图。
图4为本发明另一种结构示意图。
具体实施方式
下面结合附图对本实用新型作更进一步的说明。
如图3所示，本实用新型的一种半导体器件，包括晶圆衬底、金属层、与金属层相连的焊盘，以及钝化层4；在所述钝化层4表面间隔设置三个凸块，两个所述凸块分别与同一个焊盘部分重叠。
在本实施例中，钝化层4上设有两个焊盘，其中第一焊盘与第一凸块连接，另一个第二焊盘3两侧设有第二凸块1和第三凸块2，第二凸块1和第三凸块2均与第二焊盘3有重叠部分。
在本实用新型中，所述第二焊盘3不小于30um，第二凸块1和第三凸块2的最大宽度和最大长度均不小于40um，第二凸块1和第三凸块2之间间距不小于10um。
在本实用新型中，两个所述凸块分别与同一个焊盘部分重叠优选两种结构，第一种结构如图3所示，第一焊盘与第一凸块完全接触，第二焊盘3与钝化层4端部平齐，第二凸块和第三凸块底部与第二焊盘3重叠。第二种结构如图4所示，在钝化层4表面设置有PI层，第一焊盘与第一凸块完全接触，第一凸块顶部设有轴肩，轴肩位于PI层上，第二焊盘3顶部与钝化层4顶部齐平，第二凸台和第三凸台一部分与第二焊盘3重叠，第二凸台和第三凸台位于PI层上。
本实用新型的半导体器件，制备工艺包括以下步骤：
1、在Wafer表面完成溅射工艺；
2、将光刻胶均匀的旋涂在Wafer表面；
3、在曝光时，通过特殊设计的光刻板，将焊盘表面曝两个开口；
4、在显影时，焊盘表面将出现两个开口；
5、完成电镀(去胶、腐蚀)，焊盘表面将出现两个凸块，分别为第二凸块、第三凸块；这两个凸块底部与同一个焊盘相连。
本实用新型在使用时，1)在同一个焊盘上制作两个分开的凸块,分别为第二凸块、第三凸块，在这两个凸块上进行扎针，在探针上施加电压V，通过仪表测量电路I，计算电阻：R＝Rcu+Rcu-al+Ral＝Vsense/IF。本发明有效避开了芯片内部线路干扰、不需要客户提供产品设计信息，并且能够在边缘无效芯片上进行测量。
一种半导体器件的测试系统，包括上述的半导体器件以及与所述半导体相连接的测试设备5，测试设备5与同一个焊盘部分重叠的两个凸块连接。测试设备通过HF、HS、LF和LS四根线与凸台连接，进行电阻的测量。
以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (6)
1.一种半导体器件，其特征在于：包括晶圆衬底、金属层、与金属层相连的焊盘，以及钝化层；在所述钝化层表面间隔设置至少两个凸块，至少两个所述凸块分别与同一个焊盘部分重叠。
2.根据权利要求1所述的半导体器件，其特征在于：所述焊盘直径不小于30um。
3.根据权利要求1所述的半导体器件，其特征在于：所述凸块直径不小于40um。
4.根据权利要求1所述的半导体器件，其特征在于：同一个焊盘上的两个凸块间距不小于10um。
5.根据权利要求1所述的半导体器件，其特征在于：所述半导体器件还包括PI层，所述PI层设置于所述钝化层表面。
6.一种半导体器件的测试系统，其特征在于：包括：权利要求1~5中任一项所述的半导体器件以及与所述半导体相连接的测试设备，测试设备与同一个焊盘部分重叠的两个凸块连接。
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| CN202123125358.1U CN216354196U (zh) | 2021-12-13 | 2021-12-13 | 一种半导体器件及测试系统 |
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| CN (1) | CN216354196U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115561527A (zh) * | 2022-11-17 | 2023-01-03 | 之江实验室 | 一种多路小尺寸小电阻通电老化与电阻监测系统及方法 |
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2021
- 2021-12-13 CN CN202123125358.1U patent/CN216354196U/zh active Active
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