KR100248207B1 - 반도체 소자의 테스트 패턴 - Google Patents

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    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
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    • G03F7/70616—Monitoring the printed patterns

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Abstract

본 발명은 반도체 소자의 테스트 패턴을 개시한다.
개시된 본 발명은, 다이내의 콘택 영역의 콘택 저항값을 예측함과 아울러, 패턴간의 절연특성을 테스트 하기 위하여, 반도체 다이 외곽의 스크라이브 라인내에 형성되는 반도체 소자의 테스트 패턴으로서, 상기 스크라이브 라인에 형성되며, 등간격으로 이격 배치되는 다수개의 제1패턴; 상기 제1패턴과 상하로 이격되어 있고, 제1패턴들 각각과 소정 부분 오버랩되어 있는 다수개의 제2패턴; 상기 제1패턴과 제2패턴을 접속시키기 위하여, 상기 제1패턴과, 제2패턴이 오버랩되어 있는 부분에 설치된 콘택부; 및 상기 콘택부 양측에 이격·배치되며, 상기 제1패턴 및 제2패턴 사이 구비되는 제3패턴을 포함한다.

Description

반도체 소자의 테스트 패턴
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 구체적으로는, 저면적에 많은 테스트 패턴을 형성할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
일반적으로, 테스트 패턴이라 함은, 메모리 셀에 형성되는 패턴들과 동일하게 스크라이브 라인내에 형성되는 패턴으로, 이 테스트 패턴은 메모리 셀에 형성된 패턴들이 정확한 위치 또는 정확한 형태로 형성되었는가를 셈(SEM) 또는 그 밖의 장비로 검사하게 된다.
이러한 테스트 패턴에는 콘택의 불량 또는 콘택 저항들을 테스트하기 위한 콘택 패턴과, 패턴과 패턴 사이의 간격등을 테스트하기 위한 스페이싱 패턴이 있다.
여기서, 종래의 콘택 패턴과, 스페이싱 패턴이 형성된 반도체 기판의 스크라이브 라인이 제1도 및 제2도에 도시되어 있다.
먼저 제1도는 종래의 방식에 따라 콘택 저항 측정용 테스트 패턴이 형성된 도면으로, 제1a도는 콘택 저항 측정용 테스트 패턴이 형성된 반도체 기판의 평면도이고, 제1b도는 제1a도의 IB-BI'선으로 절단하여 나타낸 단면이다.
제1a도에서, 도면 부호 1은 제1패턴을 나타내고, 2는 제1패턴(1)과 절연됨과 아울러, 제1패턴(1) 상부에 형성된 제2패턴을 나타내며, C는 제1패턴(1)과 제2패턴(2)을 연결하는 콘택 패턴이다. 제1패턴(1)은 다수개의 패턴들이 일정한 규칙을 가지고, 등간격으로 배열되어 있으며, 제1패턴(1)은 제1패드(PA)와 연결된다.
한편, 제2패턴(2)은 제1패턴(1)들을 연결하도록, 제1패턴(1)들에 걸쳐 형성되고, 제2패턴(2)중 선택되는 하나의 패턴은 제2패드(PB)와 연결된다.
제1b도는 제1a도의 IB-IB'선으로 절단하여 나탄내 단면으로, 제1패턴(1)과 제1패턴(2)은 절연층(4)을 매개로 절연·분리되어 있으며, 제1패턴(1)과 제2패턴 (2)은 콘택 패턴(C)에 의하여 소정 부분 콘택되어 진다.
이러한 구성을 갖는 콘택 저항용 테스트 패턴은 제1 또는 제2패드(PA, PB)에 전압을 인가하고, 전압이 인가되지 않은 제1 또는 제2패드(PA, PB)에서 전류를 측정한다. 그후, 전체 콘택 패턴의 개수를 파악하여, 다음의 식에 따라 콘택저항을 산출한다.
Figure kpo00002
여기서, R은 콘택 저항치를 나타내고, V는 인가 전압치, I는 전류 산출치, CN은 콘택 패턴의 개수를 나타낸다.
또한, 제2a도 및 제2b도는 스페이싱 패턴 평면 구조 및 단면 구조를 설명하기 위한 단면으로, 제2a도에 도시된 바와 같이, 제1패드(PA)와 연결되는 제1패턴(11)은 다수개의 패턴들로 이루어지며, 이 제1패턴(11)을 이루는 다수개의 패턴들은 다수개의 사각형 그룹(G)을 이루도록 스크라이브 라인상에 배열되어 있다.
한편, 제2패드(PB)와 연결되는 제2패턴(12)은 소정 부분이 노출없이, 단일층으로 형성되어 있다.
콘택부(CC)는 제2패턴(12)과 스크라이브 저면을 연결하도록 설치되며, 제1패턴(11)으로 둘러싸여진 사각형 그룹 각각에 위치하도록 형성된다.
제2b도는 제1a도의 IB-IB'선으로 절단하여 나타낸 단면으로, 제1패턴(11)은 반도체 기판(S)과 제1절연층(4A)을 매개로 절연되어 있으며, 제1패턴(11)과 제2패턴(12)은 제2절연층(4B)을 매개로 절연되어 있다. 또한, 제1패턴(11)사이에는 콘택부(CC)가 제2패턴(12)과 반도체 기판(S)을 연결하도록 형성된다.
이러한 구성을 갖는 스페이싱 테스트 패턴은 제1 또는 제2패드(PA, PB)중 어느 한 패드에 전압을 인가하고, 전압이 인가되지 않는 상기 제1 또는 제2패드(PA, PB)에서 전류치를 측정한다. 이때, 제1패턴(11)과, 제2패턴(12)는 서로 이격되어 있으므로, 전류가 흘러서는 안된다. 한편, 콘택부(CC)와 제2패턴(12)과의 절연 이부에 따라, 누설 전류가 발생할 수 있으며, 이 전류의 크기에 따라, 절연 여부를 판정한다.
상기와 같은 테스트 패턴들은 테스트 패턴들의 수가 다수일 경우, 실제 다이의 콘택 저항과 스페이싱 특성이 동일하게 구하여지므로, 정확한 테스트 값을 얻기 위하여는, 스크라이브 라인내에 다수의 테스트 패턴이 구비되어야 한다.
그러나, 전술한 종래 기술은 스크라이브 라인내에 콘택 저항 측정용 테스트패턴과, 스페이싱용 테스트 패턴이 각각 형성되어 있으므로, 스크라이브 라인내의 많은 면적을 차지하는 문제점이 발생된다.
따라서, 본 발명의 목적은, 콘택 저항용 패턴과, 스페이싱용 패턴을 일체로 형성하여, 스크라이브내에 다수개의 테스트 패턴을 형성할 수 있는 반도체 소자의 테스트 패턴을 제공하는 것이다.
제1a도는 콘택 저항 측정용 테스트 패턴이 형성된 반도체 기판의 평면도.
제1b도는 제1a도의 IB-IB'선으로 절단하여 나타낸 반도체 기판의 단면도.
제2a도는 스페이싱용 테스트 패턴이 형성된 반도체 기판의 평면도.
제2b도는 제2a도의 IIB-IIB'선으로 절단하여 나타낸 반도체 기판의 단면도.
제3a도는 본 발명에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도.
제3b도는 제3a도를 IIIB-IIIB'선을 따라 절단하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1패턴 22 : 제2패턴
23 : 제3패턴 24A : 제1절연층
24B : 제2절연층 CA : 콘택부
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 다이내의 콘택 영역의 콘택 저항값을 예측함과 아울러, 패턴간의 절연특성을 테스트하기 위하여, 반도체 다이 외곽의 스크라이브 라인내에 형성되는 반도체 소자의 테스트 패턴으로서, 상기 스크라이브 라인에 형성되며, 등간격으로 이격 배치되는 다수개의 제1패턴; 상기 제1패턴과 상하로 이격되어 있고, 제1패턴들 각각과 소정 부분 오버랩되어 있는 다수개의 제2패턴; 상기 제1패턴과 제2패턴을 접속시키기 위하여, 상기 제1패턴과, 제2패턴이 오버랩되어 있는 부분에 설치된 콘택부; 및 상기 콘택부 양측에 이격·배치되며, 상기 제1패턴 및 제2패턴 사이 구비되는 제3패턴을 포함하는 것을 특징으로 한다.
또한, 다이내의 콘택 영역의 콘택 저항값을 예측함과 아울러, 패턴간의 절연 특성을 테스트 하기 위하여, 반도체 다이 외곽의 스크라이브 라인내에 형성되는 반도체 소자의 테스트 패턴으로서, 상기 콘택 저항값을 측정하기 위한 테스트 패턴과, 상기 절연특성을 테스트 하기 위한 스페이싱 테스트 패턴이 일체로 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 본 발명의 테스트 패턴은 콘택 저항용 패턴과, 스페이싱용 패턴이 일체화되어 있으므로, 면적이 한정된 스크라이브 라인내에 다수개의 테스트 패턴이 구비될 수 있다. 따라서, 실제 다이에서의 콘택 저항값과, 절연막의 절연특성과 거의 같은 값을 산출해낼 수 있어, 반도체 소자의 테스트 신뢰성이 개선된다.
더불어, 테스트 패턴은 콘택 저항용 패턴과, 스페이싱용 패턴이 일체화되어 있으므로 동시에 모니터링이 가능하다는 장점이 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제3a도는 본 발명에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도이고, 제3b도는 제3a도를 ⅢB-ⅢB' 선을 따라 절단하여 나타낸 단면도이다. 여기서, 도면 부호 21은 제1패턴을 나타내고, 22는 제1패턴(21) 상부에 형성되어 있는 제2패턴을 나타내며, 23은 제1패턴(21)과, 제2패턴(22)의 오버랩되는 부분에, 제1패턴(21)과 제2패턴(22)의 사이에 형성되어 있는 제3패턴을 나타낸다. 또한, 도면 부호 24A는 제1패턴(21)과 제3패턴(22)을 절연시키는 제1절연층을 나타내고, 24B는 제3패턴(22)과 제2패턴(23)을 절연시키는 제2절연층을 나타내며, CA는 제2패턴(22)과 제1패턴(21)을 접속시키는 콘택부를 나타낸다.
먼저, 제3a도에 도시된 바와 같이, 제1패드(PA)와 접속되어 있는 제1패턴 (21)은 등간격으로 이격 배치된 다수개가 패턴이다.
한편, 제2패드(PB)에 접속되어 있는 제2패턴(22)은 제1패턴(21)들 사이에 형성됨과 아울러, 제1패턴(21)과 가장자리 부분이 오버랩되도록 배치된다. 바람직하게는, 오버랩되는 길이(11)가 제2패턴(22) 또는 제1패턴(21)의 전체 길이(L,1)의 1/3 정도 양측으로 오버랩되도록 한다. 여기서, 제1패턴(21)과 제3패턴(22)이 오버랩되는 부분 각각에는 제1패턴(21)과, 제2패턴(22)을 전기적으로 연결시키기 위한 콘택부(CA)가 형성된다.
이 콘택부(CA) 주변에는 콘택부(CA)를 둘러쌈과 아울러, 전체의 테스트 패턴 주위를 둘러싸며, 제3패드(PC)와 접속되는 제3패턴(23)이 구비된다. 여기서, 제3패턴(23)은 제1 및 제2패턴(21,22)간의 스페이싱 정도 즉, 절연 정도를 테스트하기 위한 패턴이다.
제3b도는 제3a도를 ⅢB-ⅢB' 선으로 절단하여 나타낸 단면도로서, 제1패턴 (21)들은 각각 등간격을 두고 이격·배치되도록 형성되고, 그 상부에는 이후에 형성되어진 패턴과 전기적 절연을 위하여, 제1절연층(24A)이 형성된다. 이어서, 제1절연층(24A) 상부에는 제1패턴(21)과 소정 부분 오버랩되도록 제3패턴(23)이 형성된다. 여기서 제3패턴(23)은 다수개의 패턴이 일정한 간격으로 이격 배치되도록 형성된다. 그후에, 제3패턴(23) 상부에는 이후에 형성될 패턴과의 절연을 위하여, 제2절연층(24B)이 형성된다.
그리고나서, 제1 및 제2절연층(24A,24B)은 제2패턴들(23)사이의 제1패턴(21)이 노출되도록, 식각된후, 콘택부(CA)가 형성된다. 이어서, 제2절연층(24B) 상부에 콘택부(CA)와 접촉됨과 아울러, 상기 제1패턴들(21)과 소정 부분이 오버랩되도록 제2패턴(22)이 형성된다. 이때, 전술한 바와 같이, 제1패턴(21)과, 제3패턴(23)이 오버랩되는 길이(11)는, 전체의 제1패턴(21)의 길이(1)의 3분의 1정도가 되도록 함이 바람직하다. 여기서, 상기의 테스트 패턴들(21,22,23)은 웨이퍼에서 다이(die)를 한정하는 스크라이브 라인(도시되지 않음)내에 형성된다. 이때, 상기 제1패턴 (21)과 제2패턴(22)은 콘택부(CA)에 의하여 전기적으로 접속되고, 이 콘택부
이러한 구성을 갖는 콘택저항용 패턴과, 스페이싱용 패턴이 일체화된 본 발명에 따른 테스트 패턴으로, 콘택 저항 및 절연 특성을 측정하는 방법은 다음과 같이, 먼저, 콘택 저항을 측정하는 경우에는 제1 또는 제2패드(PA, PB) 중 선택되는 하나의 패드에 전압을 인가하고, 전압이 인가되지 않은 제1 또는 제2패드(PA, PB)에서 전류를 측정한다. 그후, 전체 콘택 패턴의 개수를 파악하여, 다음의 식에 따라 콘택 저항을 산출한다.
Figure kpo00003
여기서, R은 콘택 저항지를 나타내고, V는 인가 전압치, I는 전류 산출치, CN은 콘택 패턴의 개수를 나타낸다.
한편, 층과 층사이의 절연 특성을 테스트하기 위하여는, 제2 또는 제3패드 (PB, PC) 중 어느 한 패드에 전압을 인가하고, 전압이 인가되지 않은 제1 또는 제2패드(PB, PC)에서 전류를 측정한다. 이때, 제2 및 제3패턴을 서로 접속되어 있지 않으므로, 전류가 측정되어서는 안되지만, 누설 전류가 발생될 수 있으므로, 이 측정된 전류 값에 따라, 상하 패턴간의 절연 특성을 테스트하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 본 발명의 테스트 패턴은 콘택 저항용 패턴과, 스페이싱용 패턴이 일체화되어 있으므로, 면적이 한정된 스크라이브 라인내에 다수개의 테스트 패턴이 구비될 수 있다. 따라서, 실제 다이에서의 콘택 저항값과, 절연막의 절연특성과 거의 같은 값을 산출해낼 수 있어, 반도체 소자의 테스트 신뢰성이 개선된다.
더불어, 테스트 패턴은 콘택 저항용 패턴과, 스페이싱용 패턴이 일체화되어 있으므로 동시에 모니터링이 가능하다는 장점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 다이내의 콘택 영역의 콘택 저항값을 예측함과 아울러, 패턴간의 절연특성을 테스트 하기 위하여, 반도체 다이 외곽의 스크라이브 라인내에 형성되는 반도체 소자의 테스트 패턴으로서, 상기 스크라이브 라인에 형성되며, 등간격으로 이격 배치되는 다수개의 제1패턴; 상기 제1패턴과 상하로 이격되어 있고, 제1패턴들 각각과 소정 부분 오버랩되어 있는 다수개의 제2패턴; 상기 제1패턴과 제2패턴을 접속시키기 위하여, 상기 제1패턴과, 제2패턴이 오버랩되어 있는 부분에 설치된 콘택부; 상기 콘택부 양측에 이격·배치되며, 상기 제1패턴 및 제2패턴 사이 구비되는 제3패턴을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제1항에 있어서, 상기 제1패턴과, 제3패턴사이 및 상기 제3패턴과 제2패턴 사이 각각에는 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 다이내의 콘택 영역의 콘택 저항값을 예측함과 아울러, 패턴간의 절연특성을 테스트 하기 위하여, 반도체 다이 외곽의 스크라이브 라인내에 형성되는 반도체 소자의 테스트 패턴으로서, 상기 콘택 저항값을 측정하기 위한 테스트 패턴과, 상기 절연특성을 테스트 하기 위한 스페이싱 테스트 패턴이 일체로 형성되어 있는 것을 특징으로 하는 반도체 소자의 테스트 팬턴.
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