JPS6175543A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
- Publication number
- JPS6175543A JPS6175543A JP19800184A JP19800184A JPS6175543A JP S6175543 A JPS6175543 A JP S6175543A JP 19800184 A JP19800184 A JP 19800184A JP 19800184 A JP19800184 A JP 19800184A JP S6175543 A JPS6175543 A JP S6175543A
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- JP
- Japan
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- internal
- wiring
- semiconductor integrated
- integrated circuit
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- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置、特に多層配線を用いた半
導体集積回路装置の配線構造に関するものである。
導体集積回路装置の配線構造に関するものである。
（従来の技術）
従来、多層配線を用いた半導体装置において、コンタク
ト部を介して第１１−配線により内部回路に接続されて
いる内部素子の特性を知りたい場合、通常、回路に用い
られている内部素子の周辺には他の内部素子が密集して
形成されているため、第１層配線をマスタースライス用
配線に変更しても、測定用パッドを置くことができず、
特性を測定できなかった。そのため、第３図に示すよう
に、コンタクト部１２を介して第１層配線１３によ如内
部回路に接続されている内部素子１１と同じ素子を、内
部回路に電気的に接続されない単独の測定用素子１４と
して、特別に形成する必要があった。
ト部を介して第１１−配線により内部回路に接続されて
いる内部素子の特性を知りたい場合、通常、回路に用い
られている内部素子の周辺には他の内部素子が密集して
形成されているため、第１層配線をマスタースライス用
配線に変更しても、測定用パッドを置くことができず、
特性を測定できなかった。そのため、第３図に示すよう
に、コンタクト部１２を介して第１層配線１３によ如内
部回路に接続されている内部素子１１と同じ素子を、内
部回路に電気的に接続されない単独の測定用素子１４と
して、特別に形成する必要があった。
測定用素子１４はコンタクト部１５において第１層配線
１６に接続され、さらにスルーホール部１７を介して第
２層配線１８に接続され、第２層配線１８を測定用端子
として用い、特性を測定していた。
１６に接続され、さらにスルーホール部１７を介して第
２層配線１８に接続され、第２層配線１８を測定用端子
として用い、特性を測定していた。
（発明が解決しようとする問題点）
これでは、チップサイズが大きくなる原因となり、しか
も、内部回路に用いられている素子の特性と同一ではな
く正確さに欠けており、内部回路の素子特性をＡＨ度よ
く知ることができないという欠点があった。
も、内部回路に用いられている素子の特性と同一ではな
く正確さに欠けており、内部回路の素子特性をＡＨ度よ
く知ることができないという欠点があった。
本発明の目的は、内部回路の素子特性を正確に測定する
ことができる配線構造を備えた半導体集積回路装置を提
供することである。
ことができる配線構造を備えた半導体集積回路装置を提
供することである。
（問題点を解決するだめの手段）
本発明は、半導体主面上に形成された所定の半導体素子
の回路接続が最外層配線を介して接続されており、その
最外層配線をマスタースライス用配線で形成することに
より半導体素子を他の半導体素子と電気的に分離し、こ
れによって半導体素子の特性を単独に測定できる構造を
有することを特徴とする。
の回路接続が最外層配線を介して接続されており、その
最外層配線をマスタースライス用配線で形成することに
より半導体素子を他の半導体素子と電気的に分離し、こ
れによって半導体素子の特性を単独に測定できる構造を
有することを特徴とする。
（実施例）
以下、図面を参照しながら本発明の実施例を詳細に説明
する。
する。
第１図（ａ） 、 （ｂｌは本発明の一実施例を説明す
る半導体集積回路装置の内部配線の概略平面図である。
る半導体集積回路装置の内部配線の概略平面図である。
第１図（ａ）に示す内部素子１において、この素子を構
成するための領域のコンタクト部２は、第１層配線３．
スルーホール部４．第２層配線５およびスルーホール部
６を介して第１層配線７に電気的に接続されており、こ
れにより内部素子１は回路の他の内部素子と接続されて
回路機能を果たすことができる。
成するための領域のコンタクト部２は、第１層配線３．
スルーホール部４．第２層配線５およびスルーホール部
６を介して第１層配線７に電気的に接続されており、こ
れにより内部素子１は回路の他の内部素子と接続されて
回路機能を果たすことができる。
ここで、内部素子１の特性を測定するために、第１図体
）の第２層配線５を、第１図（ｂ）のようにマスタース
ライス用第２層配線８に変更している。
）の第２層配線５を、第１図（ｂ）のようにマスタース
ライス用第２層配線８に変更している。
これによシ、内部素子１は内部回路から電気的に分離さ
れ、単独で内部素子９の特性を正確に測定することがで
きる。
れ、単独で内部素子９の特性を正確に測定することがで
きる。
第２図は本発明の他の実施例を説明するウェハーの概略
平面図である。第１図に示すマスタースライス用第２層
配線８のパターンをあらかじめ第２層配線のフォトリソ
グラフィ一工程に用いるマスクの一部に挿入しておくこ
とにより、第２１−配線を形成する工程と同時に、ウェ
ハー９の一部のチップ１０をマスタースライス用第２層
配線８で形成でき、チップ１０は測定用チップとして内
部素子の特性を測定することができる。
平面図である。第１図に示すマスタースライス用第２層
配線８のパターンをあらかじめ第２層配線のフォトリソ
グラフィ一工程に用いるマスクの一部に挿入しておくこ
とにより、第２１−配線を形成する工程と同時に、ウェ
ハー９の一部のチップ１０をマスタースライス用第２層
配線８で形成でき、チップ１０は測定用チップとして内
部素子の特性を測定することができる。
（発明の効果）
以上のように、本発明による多層配線構造を持つ半導体
集積回路装置は、回路に用いられている内部素子の特性
を直接測定でき、また特別な測定用素子を形成する必要
もなく、チップサイズも小さくすることができる。
集積回路装置は、回路に用いられている内部素子の特性
を直接測定でき、また特別な測定用素子を形成する必要
もなく、チップサイズも小さくすることができる。
第１図ｆａ） 、 （ｂ）は本発明の一実施例を説明す
る半導体集積回路装置の内部配線の概略平面図、第２図
は本発明の他の実施例を説明するウェハーの概略平面図
、第３図は従来技術を説明する半導体集積回路装置の内
部配線の概略平面図である。 １．１１・・・・・内部素子、２，１２．ｉ５−・・・
・コンタクト部、３，７，１３．１６・・・・・・第１
層配線、４，６゜１７・・・・・・スルーホール、５．
１８・・・・・・第２層配線、８・・・・・・マスター
スライス用第２層配線、９・・・・・・ウェハー、１０
・・・・・・マスタースライス用第２層配線を用いて形
成されたチップ、１４・・・・・・測定用素子。 ト ｖ ヲウエハー と 第２図 ２層目配線 １４目配緒 第３図
る半導体集積回路装置の内部配線の概略平面図、第２図
は本発明の他の実施例を説明するウェハーの概略平面図
、第３図は従来技術を説明する半導体集積回路装置の内
部配線の概略平面図である。 １．１１・・・・・内部素子、２，１２．ｉ５−・・・
・コンタクト部、３，７，１３．１６・・・・・・第１
層配線、４，６゜１７・・・・・・スルーホール、５．
１８・・・・・・第２層配線、８・・・・・・マスター
スライス用第２層配線、９・・・・・・ウェハー、１０
・・・・・・マスタースライス用第２層配線を用いて形
成されたチップ、１４・・・・・・測定用素子。 ト ｖ ヲウエハー と 第２図 ２層目配線 １４目配緒 第３図
Claims (2)
- （１）多層配線構造を有する半導体集積回路において、
半導体基体内に形成された所定の回路素子が下層配線と
最上層配線とを介して他の回路素子に接続されているこ
とを特徴とする半導体集積回路装置。 - （２）前記最外層配線をマスタースライス用配線で形成
することにより前記所定の回路素子を他の回路素子から
電気的に分離し、前記所定の回路素子の特性を単独に測
定できるようにしたことを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19800184A JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19800184A JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175543A true JPS6175543A (ja) | 1986-04-17 |
| JPH0572748B2 JPH0572748B2 (ja) | 1993-10-12 |
Family
ID=16383860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19800184A Granted JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474438U (ja) * | 1990-11-09 | 1992-06-30 |
-
1984
- 1984-09-21 JP JP19800184A patent/JPS6175543A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474438U (ja) * | 1990-11-09 | 1992-06-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572748B2 (ja) | 1993-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |