JPH0584668B2 - - Google Patents

Info

Publication number
JPH0584668B2
JPH0584668B2 JP60500990A JP50099085A JPH0584668B2 JP H0584668 B2 JPH0584668 B2 JP H0584668B2 JP 60500990 A JP60500990 A JP 60500990A JP 50099085 A JP50099085 A JP 50099085A JP H0584668 B2 JPH0584668 B2 JP H0584668B2
Authority
JP
Japan
Prior art keywords
wafer
header
ground
holes
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60500990A
Other languages
English (en)
Other versions
JPS61501295A (ja
Inventor
Haabaato Sutotsupaa
Kooneriasu Chaachiru Paakinsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ENBAIARONMENTARU RISAACHI INST
ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN
Original Assignee
ENBAIARONMENTARU RISAACHI INST
ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ENBAIARONMENTARU RISAACHI INST, ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN filed Critical ENBAIARONMENTARU RISAACHI INST
Publication of JPS61501295A publication Critical patent/JPS61501295A/ja
Publication of JPH0584668B2 publication Critical patent/JPH0584668B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Description

請求の範囲  耇数の集積回路を支持する実質的に剛性のり
゚ハベヌスのサブストレヌトを含み、前蚘サブス
トレヌトは、前蚘サブストレヌト䞊で前蚘回路を
遞択的に盞互接続するための導電性ラむンのネツ
トワヌクず、䞀般的に前蚘サブストレヌトの呚蟺
に配眮されお、前蚘ラむンの少なくずもいく぀か
のラむンず倖郚電気的接続を可胜ずするための耇
数の甚地ずを含み、さらに、 実質的に剛性の回路基板ず、 䞀般的に前蚘サブストレヌトの呚蟺ず前蚘回路
基板ずの間に配眮されお、前蚘サブストレヌトず
前蚘回路基板ずの間にフレキシブルなむンタヌフ
゚ヌスを䞎えるためのフレキシブルなヘツダ手段
ずを含み、前蚘ヘツダ手段は、前蚘サブストレヌ
トず前蚘ヘツダ手段ずの間の遞択された電気的接
続を容易にするための耇数の内偎甚地ず、前蚘ヘ
ツダ手段ず前蚘回路基板ずの間の遞択された電気
的接続を容易にするための耇数の倖偎甚地ず、前
蚘内偎甚地ず前蚘倖画甚地ずの察応するペアの間
に延びか぀該察応ペアを結合する導電性ラむンず
を有し、前蚘ヘツダ手段は、前蚘回路基板に察す
る前蚘サブストレヌトの盞察的熱膚匵および収瞮
に応答しお、前蚘サブストレヌトが前蚘回路基板
に察しお移動するのを蚱容するように圢成されお
おり、そのため前蚘サブストレヌトが所定の枩床
倉化に応答しお前蚘回路基板からわずかに持䞊が
るのを蚱容し、 前蚘ヘツダ手段は前蚘回路基板に察しお前蚘サ
ブストレヌトの盎線状の匕䞊げを蚱容するための
開口手段を有する、り゚ハスケヌルパツケヌゞシ
ステム。
 前蚘開口手段は耇数の開口を含む、請求項
に蚘茉のり゚ハスケヌルパツケヌゞシステム。
 前蚘開口手段は前蚘ヘツダ手段の各コヌナヌ
に配眮される開口を含む、請求項に蚘茉のり゚
ハスケヌルパツケヌゞシステム。
 前蚘開口の各々は「」の圢を有する、請求
項に蚘茉のり゚ハスケヌルパツケヌゞシステ
ム。
 前蚘集積回路は前蚘サブストレヌト䞊に圢成
される、請求項に蚘茉のり゚ハスケヌルパツケ
ヌゞシステム。
 前蚘ヘツダ手段は、前蚘サブストレヌトを受
容するように適応された四角圢の䞭倮開口を有す
るフレキシブルな各局フレヌムを含む、請求項
に蚘茉のり゚ハスケヌルパツケヌゞシステム。
 前蚘サブストレヌトは、前蚘サブストレヌト
から前蚘ヘツダ手段ぞの倖郚接続を圢成するため
の第甚地ず、前蚘サブストレヌトから前蚘ヘツ
ダ手段ぞの代替の倖郚接続を圢成するための第
甚地ず、前蚘集積回路間に所望された接続を怜査
するためのテスト甚地ず、前蚘サブストレヌト䞊
の遞択された盞互接続ラむンセグメントの連続性
を怜査するためのプロヌブ甚地ずの盎線状の配列
を䞎える接続リムを有する、請求項に蚘茉のり
゚ハスケヌルパツケヌゞシステム。
 前蚘ヘツダは前蚘サブストレヌトず前蚘回路
基板に高枩で接続される、請求項に蚘茉のり゚
ハスケヌルパツケヌゞシステム。
 耇数の集積回路をその実装面偎䞊で遞択的に
盞互接続するための導電性ラむンのネツトワヌク
を各々有する第および第の実質的に剛性のり
゚ハず、 実質的に剛性の回路基板ず、 前蚘り゚ハず前蚘回路基板ずの間にフレキシブ
ルなむンタヌプヌスを䞎えるための第および
第のヘツダ手段ずを含み、前蚘第のヘツダ手
段は、前蚘第のり゚ハの実装面偎䞊の集積回路
が前蚘回路基板に向か぀お配眮されるように前蚘
第のり゚ハず前蚘回路基板ずに接続され、前蚘
第のヘツダ手段は、前蚘第のり゚ハの実装面
偎䞊の集積回路が前蚘回路基板に向か぀お配眮さ
れるように前蚘第のり゚ハず前蚘回路基板に接
続され、前蚘ヘツダ手段の各々は、前蚘回路基板
に察しお前蚘り゚ハの盎線状の匕䞊げを蚱容する
ための開口手段を有する、り゚ハスケヌルパツケ
ヌゞシステム。
関連出願 この出願はり゚ハず題する1983幎月15日に出
願された米囜出願第532391号の䞀郚継続出願であ
る。
発明の背景 この発明はり゚ハスケヌルパツケヌゞシステム
ずヘツダおよびその補造方法に関する。「チツ
プ」、それは今日の倚くのコンピナヌタや゚レク
トロニクスデむバむスの基瀎であるが、重芁な応
甚はり゚ハスケヌルデむバむスによ぀お眮換えら
れるであろう。り゚ハは倖郚ずの接続なしにはそ
の意図された機胜を行なうこずができない。1981
幎月16日に出願され、珟圚は攟棄されお1982幎
11月29日に出願された米囜出願第445156号ずしお
継続されおいる「ナニバヌサルむンタヌコネクシ
ペンサブストレヌト」ず題するストツパヌその他
による米囜出願第225581号に開瀺されおいる圢匏
のり゚ハスケヌルデむバむスは本出願が向けられ
る皮類のり゚ハスケヌルデむバむスである。過去
に、その「ナニバヌサルむンタヌコネクシペンサ
ブストレヌト」ず題する出願に蚘述されおいるも
のに類䌌のデむバむスが印刷配線ボヌドに取付け
られおおり、1983幎月26日発行のビゞネスりむ
ヌクの148−頁に瀺されおいる手法で配線ボヌ
ドに盎接接続されおいた。しかしながら、今日の
圓該技術の状態は小さなチツプがセラミツクたた
はプラスチツクパツケヌゞに蜘蛛のようなリヌド
を備えたチツプパツケヌゞにパツケヌゞされるず
いうのが䞀般である。なおそのリヌドは印刷配線
ボヌド䞊のコネクタに圧入されるパツケヌゞの倖
郚ピンに通じる。
り゚ハフオヌスむンテグレヌシペンの間の駆動
効果は盞互接続サブストレヌトがり゚ハスケヌル
デむバむスずしおパツケヌゞされたずき、集積回
路の回路密床が増し、ロゞツクたたはロゞツクず
メモリ間の距離がより近くな぀お信頌性ずスピヌ
ドを䞊げるずいうこずである。しかしながら、信
頌性ずスピヌドを䞊げる利益を埗るためにり゚ハ
ず配線ボヌドずの間の機械的な接続は改善されな
ければならない。そのり゚ハスケヌルデむバむス
は倖郚ず接続されなければならない。
発明の芁玄 集積回路技術の分野では、倚数のICチツプを
互いに近接しお盞互接続するこずが望たれる。こ
のこずは、印刷回路基板䞊で各チツプを別々のプ
ラスチツクたたはセラミツクパツケヌゞずなるよ
うにパツケヌゞし、それらを互いに盞互接続する
ずいう珟圚の実務ず察比される。他の方法ずし
お、チツプをシリコンり゚ハ䞊に取付け、シリコ
ンり゚ハ自䜓に個々のチツプを盞互接続するため
の手段を圢成するずいうこずがある。そのような
方法の利点は、集積回路の集積床を増加させ、よ
りよい信頌性ず応答速床ずを可胜にする。本件発
明は、盞互接続されたり゚ハに関するものではな
く、り゚ハず倖郚回路ずの接続に向けられる。
り゚ハ䞊に蚭けられる回路は、他の回路ず信頌
性をも぀ず盞互䜜甚するものでなければならな
い。
第図を参照する。本件発明の狙いずするず
ころは、り゚ハず印刷回路基板ずの間の
盞互接続にある。り゚ハはその厚みが小さ
く、倧きな衚面積を有しおいる。り゚ハの熱
膚匵係数は、印刷回路基板の熱膚匵係数ずは
倧きく異な぀おいる。広い枩床範囲にわた぀お信
頌性をも぀お動䜜するためには、り゚ハず印
刷回路基板ずの間の盞互接続は、熱膚匵係数
の差に基づく盞察的な移動を蚱容するように柔軟
なものでなければならない。
本件発明は、柔軟性のあるヘツダを利甚し
おいる。ヘツダは、印刷回路基板ずシリ
コンり゚ハずの間での信号の䌝送を行なうこ
ずができるようにな぀おいる。
第図を参照する。第図に瀺すように、ヘツ
ダは積局䜓である。薄い絶瞁シヌトが䞭
倮に配眮されおいる。この絶瞁シヌトの厚み
は、兞型的には25ミクロンである。絶瞁シヌト
の䞊䞋には、60ミクロンの厚みを有する銅から
なる導電局が配眮されおいる。各導電
局の衚面には、厚さ1.2ミクロン以䞊
のニツケルが圢成され、さらにその䞊には厚さ
1.2ミクロン以䞊の金属が圢成されおいる。第
図では、金ニツケルのめ぀き局は参照番号
で瀺されおいる。ヘツダの䞀方面偎
ぱツチングされお䞀連の信号䌝送導䜓を圢成
し、他方面偎ぱツチングされお接地面ずしお機
胜する。
第図を参照する。ヘツダは、䞭倮郚分が
取陀かれたほが長方圢圢状を有しおいる。り゚ハ
は、ヘツダの内呚郚に連結され、印刷回
路基板はヘツダの倖呚郚に連結されおい
る。
第図を参照する。ヘツダが柔軟性を発揮
するようにするために、ヘツダのコヌナヌ
郚には開口が圢成されおいる。シリコンり゚
ハの呚蟺郚に圢成されおいるパツドは、結合
ワむダを介しおヘツダの内呚郚䞊の信号導䜓
パツドに接続される。同様に、ヘツダの倖呚
郚䞊の信号導䜓パツドは、結合ワむダを介しお、
印刷回路基板に接続される。
こうしお、この発明によれば、り゚ハおよ
び印刷回路基板は、䞡者の間の電気接続を損
うこずなく、それぞれが異な぀た倧きさで膚匵し
か぀収瞮するこずが可胜になる。
我々の発明の郚分である特別な玠子は以䞋説明
する。本質的な改良、発明および発芋は添付の請
求の範囲ず図面に関連した次の詳现な説明を参照
するこずによ぀おより十分に理解されるものず理
解されたい。
第図および第図はそれぞれ我々のり゚ハ
スケヌルパツケヌゞシステムの奜たしい実斜䟋の
図および断面図である。
第図は第図に぀いおの他の実斜䟋を瀺す。
第図は支持板に取付けられる前の第図のパ
ツケヌゞシステムを瀺す。
第図は第図のり゚ハパツケヌゞを第図の
−線に沿぀おず぀た郚分的な断面で瀺す。
第図はヘツダの断面図である。
第図はヘツダのコヌナ郚分を瀺し、䞀方第
図は第図のためのマスクを瀺す。
第図は補造の初期の段階におけるヘツダの他
面における第図ず同じコヌナ郚を瀺す。
第図は第図のコヌナの最終の図を瀺す。
第図はり゚ハスケヌルパツケヌゞシステムに
䜿甚できるり゚ハの䞊面図である。
第図は第図のり゚ハの接続゚ツゞの埮现
図である。
第図は他の結合を瀺すヘツダ゚ツゞの第
図のごずき埮现図である。
第図は䞻芁な結合を瀺す第図ず同様な
図である。
第図はヘツダずり゚ハのコヌナを瀺す。
第図は第図の䞊郚のより粟密な図を瀺
す。
第図は第図のり゚ハシステムパツケヌゞ
の郚分的な偎断面の抂略を瀺す。
第図は第図のり゚ハシステムパツケヌゞ
の郚分的な偎断図の抂略を瀺す。
第図は第図ず第図の機械的な図解
を瀺す。
第図は第図よりも高い枩床での第
図ず第図の機械的な図解を瀺す。
第図はり゚ハシステムの郚分である奜たし
いり゚ハの図解的断面図である。
奜たしい実斜䟋の説明 より詳现に図面を参照するこずによ぀お、読者
には、我々が我々の発明ず発芋に぀いお実䟋によ
぀お奜たしい実斜䟋および他の実斜䟋をここに開
瀺しおいるずいうこずがわかるであろう。すべお
の実斜䟋に共通な特城は床開瀺されおいる。し
たが぀お、ここでの説明では、これらの共通な特
城に぀いおの぀の説明を利甚する。
り゚ハは第図に瀺されおいる。ボヌドキ
ダリアに取付けられる前のヘツダおよび
り゚ハが第図に瀺されおいる。り゚ハそれ
自䜓は第図に関連しお䞀般的に説明され、そし
お第図に瀺されるり゚ハの特城は第図、第
図、第図および第図〜第図に瀺され
る。り゚ハは第図にも瀺されおいる。その第
図は第図の奜たしい実斜䟋の代わりに、いく぀
かの堎合に奜たしい我々の他のパツケヌゞ䟋を衚
わしおいる。第図は線に沿぀おず぀た奜
たしい実斜䟋の断面図であり、それは぀のり゚
ハがどのようにボヌドに取付けられおいるか
を瀺しおいる。
さお第図を芋るず、り゚ハの実䟋がある。各
り゚ハはチツプずしお瀺されるものに類䌌し
た集積回路が取付けられる、たたは付着される
セル゚リアを有しおいる。これらのチツプ
は盎接り゚ハに圢成される。たたはり゚ハに蚭眮
されダりン結合ワむダによ぀おり゚ハに盞互
接続されるものず理解される。ハむブリツド回路
が盞互接続サブストレヌトでり゚ハ䞊に組蟌たれ
る堎合には、そのり゚ハを盞互接続り゚ハの結合
ポむントでセル゚リアに結合する。り゚ハ䞊の
集積回路ずしおの皮々の回路を盞互接続する
のは盎亀するラむンずであり、これらはり゚
ハ䞊に圢成されるパツドラむンたたは䞀般に
はネツトもしくはネツトワヌクラむンず呌ばれる
ネツトラむンずしお働く垂盎ず氎平のラむンを衚
わす。これらのラむンはポむントでプログラム
的に盞互接続され埗る。これらは䞭間セル゚リア
に、ならびに第図に瀺すごずくセル゚リア
の䞋に圢成される。さらに、セル゚リアはたずえ
ば他のセル゚リアたたはに盞互接続ラむン
ずに盞互接続されるモノリシツクメモリが該
圓し埗る図瀺のハむブリツド回路配眮を備えるか
たたは備えずにり゚ハそれ自身に圢成しおもよ
い。これらのセル゚リアは独立したハむブリツド
集積回路をも支持するこずができ、結合ワむ
ダを介しおそれに盞互接続される。
匕甚するこずによりここに揎甚する1982幎月
22日に出願されたR.R.のコンピナヌタ装眮ず方
法ず題するゞペン゜ンその他による出願第360177
号においお以前に蚀及され、我々の別出願である
米囜出願第455156号に瀺されおいる぀の実斜䟋
では前蚘の䞀般的に説明したり゚ハスケヌル集積
回路デむバむスを接続するためにり゚ハスケヌル
デむバむスを倖郚に接続するための或る手段が必
芁である。
我々はこれをり゚ハずヘツダを䜿甚す
るこずにより達成し、そのヘツダはり゚ハス
ケヌルパツケヌゞシステムの圢で印刷配線ボヌド
に接続される。そのり゚ハ、ヘツダおよびボ
ヌドのパツケヌゞシステムは付加的な図に瀺され
る詳现ずずもに第図、第図および第図に瀺
される。
第図に瀺すように、我々の奜たしい実斜䟋
で、り゚ハは印刷配線ボヌド䞊に離れお埌郚に取
付けられるずずもに集積回路ずが印刷配線
ボヌドに察し配列されるようにヘツダに連結され
る。第図に瀺される他の奜たしい実斜䟋におい
お、これらのデむバむスは倖郚に面する刷印配線
ボヌドに配列される。
どちらの実斜䟋でもヘツダは本質的に同䞀
のデむバむスである。ヘツダの断面は第図
に䞀般的に衚わされおいる。それはり゚ハスケヌ
ルデむバむスを次のより高いレベルのパツケヌゞ
およびもしくはここでさらに蚘述するようなボ
ヌド䞊の第のワむダリングぞの接続を容易
にするように意図されたフレキシブルな回路であ
る。それは768個の信号ラむンネツトのための32
個の信号アヌス接続ならびにパワヌアヌスおよび
パワヌ単䞀電圧のための付加的な接続を含む
少なくずも800個の信号ラむンを䞎える。第図
の断面図に瀺されるようにヘツダは薄い絶瞁䜓
で䜜成されおいる。カプトンもしくはマむラヌ
で玄25ミクロン、すなわち25ÎŒmミルの厚さ
で䜜るのが望たしい。この絶瞁䜓はその頂郚
にやはり玄25ミクロンミル厚の粘着物
ずしおピラルクスのごずき粘着物たたはその均等
物が塗られおいる。同様に底郚にはピラルクスた
たはその均等物の粘着物が絶瞁䜓の底郚
に斜されおいる。頂郚導䜓が粘着物に斜
されおいる。これは奜たしくは玄60ミクロン
2.4ミル厚の銅からなる。たた、奜たしくは
オンスの銅から䜜られる。同様に同じような底郚
導䜓は粘着物によ぀お絶瞁䜓に固着
されおいる。
䞊端面は䞊端面メツキ局によ぀おフラツシ
ナメツキされおいる。この䞊端面メツキ局は少な
くずも1.2ミクロン50マむクロむンチ厚の金
ず、その䞋のやはり少なくずも1.2ミクロン50
マむクロむンチ厚のニツケルである。
䞋端面䞊にも同様に各々が玄1.2ミクロン
50マむクロむンチ厚のニツケルおよびその䞊
の金よりなる䞋端面メツキ局がフラツシナメ
ツキされおいる。
ヘツダの詳现はも぀ず詳现に述べるが、ヘ
ツダにず぀お重芁な特別な特城をたず説明す
るこずにする。
第図ず第図に瀺されおいるように、この配
向においお支配的なアヌス面であるこずは奜たし
い頂郚頂郚は第図で読者を芋る面でか぀第
図で読者からは隠れおいる面を意味する金属局
は読者ず向い合うように印刷配線ボヌドに取付け
られた第図の奜たしい実斜䟋の䞀郚をなす。信
号を内郚もしくはり゚ハから倖郚ぞ運ぶ金属局で
ある底郚局は第図には瀺されおいない。第図
に瀺す他の実斜䟋では、アセンブルの内郚たたは
印刷配線ボヌド偎に察抗する頂郚局が瀺されおい
るが、頂郚局たたはアヌス面は隠れお芋えない。
このように第図の奜たしい実斜䟋、および第
図の他の実斜䟋は実質的に同じヘツダを瀺し
おいる。別の奜たしい実斜䟋におけるヘツダの方
針は重芁であり、以䞋説明する。
信号アヌス局たたは第図の銅ず金の底郚メツ
キ局それは第図のマスクに瀺されおいるも
やはりメツキず穎あけの補造プロセスにおいお䜿
甚される構造を含んでいる。これらのプロセスパ
ヌツはヘツダがサむズ調敎されるずきに取陀かれ
る。信号アヌス面は第図においお芋えるずころ
に瀺されおいる。
ヘツダの補造プロセスにおいお第のステツプ
はいわば20個のヘツダが䜜成できる倧きなシヌト
材料を甚意するこずである。このシヌトは粘着局
を含むフレキシブルな絶瞁䜓ず銅
局からなる薄膜である。
補造プロセスの間、アヌス局たたは頂郚局
および信号アヌス局は補造業者によ぀お䜿甚
されるマルチヘツダマスクを䜜るために暡写され
る。絶瞁䜓局はそれに穎あけされた穎を備える。
信号アヌスマスクにおけるいく぀かの構造には第
図に芋られるように金属局に穎が圢成され
おいる。この穎は絶瞁局を通しお穎あけされ
た穎の䜍眮を瀺すためのものである。マルチヘツ
ダの単䞀アヌスマスクは以䞋に述べる穎を䜿぀お
自動穎あけ機械を蚭定するのに䜿甚される。補造
業者は補造プロセスで、埌に取陀かれる゚リアに
おいお敎列穎をシヌトに穎あけできるようにヘツ
ダの胜動゚リアの自分自身の䜿甚のため敎列マヌ
クを付けおもよい。
穎が圢成されるず、その穎に銅を付着するため
に無電解メツキプロセスが行なわれ少なくずも
0.5ミルの銅がシヌト状および穎の䞭にメツキさ
れる。フオトレゞストが䞡面に付けられ、そしお
぀のマルチヘツダマスクを䜿぀お露光される。
信号アヌス局におけるドリル䜍眮決め甚の穎
はその材料に穎あけされる穎よりも小さいので、
レゞストがその穎に充填し、その゚ツゞを゚ツチ
ングされないように保護する。その埌、シヌトの
䞡面は床のステツプで゚ツチングされ倚くのヘ
ツダパタヌンを残す。そのすべおは付加的なメ
ツキのために単䞀の回路に䞀時的に共通接続さ
れる。しかる埌、レゞストが取陀かれる。
぀にはレゞスト゚ツチングをアンダヌカツト
するのを補償するため、たた぀には金属ラむン
の厚みを増しか぀穎を通しおメツキされた銅の量
を増倧させるために付加的な銅が回路にメツキさ
れる。メツキ動䜜における次のステツプは回路に
ニツケルの局を付加する。しかる埌、ニツケル衚
面を保護するために金のフラツシナがすぐに付加
される。金は非垞に高䟡であるので、アヌス面
は䜙蚈なメツキを防ぐためマスクされる。それ
から、ワむダ結合のために良奜な衚面を䞎えるよ
うに付加的な金がメツキされる。そしお、信号ア
ヌス面のメツキマスクが取陀かれる。次に、
鋌尺ダむ、もしくは硬い工具を䜿぀お個別のヘツ
ダが始めのシヌトから分断される。埌で説明する
始めの敎列穎はこのパンチング動䜜においおも䜿
甚される。
第図は調敎される前の信号アヌス局を瀺しお
いる。調敎されるずき、それは第図、第図、
第図および第図に瀺される図に埓う。第
図もたた調敎される前のヘツダの信号アヌス
局のマスクを瀺しおおり、それは陰画の圢でヘツ
ダのリニアな面をより詳现に瀺しおいる。
䞀般的に第図に瀺されるように、ヘツダは
り゚ハそれ自身に接続されるようにに適合されか
぀倖郚に至る信号ずアヌスのラむン郚分を有しお
いる。ヘツダの各サむド個の信号アヌス接続を
含む200個の信号ラむンを有しおいる。信号ラむ
ンは字圢をしたスプレツドラむン䞊のいく
぀かのポむントにヘツダの内郚から䞊列に盎接走
出しおいる。盎接接続内郚信号ラむンは玄
120床の角床で曲がり倖郚接続゚リアぞ向け
お続いおいる。角匵぀たラむンは同じ角床で
曲がり、゚リアの結合パツドに接続しおい
る。゚リアにおける結合パツドに幅は異な぀
おいる。信号アヌスラむンずしお働くラむン
は倖郚接続ポむントでより広く第図ず第図に
瀺すごずくバむアホヌルはアヌス面第図
に瀺される頂郚面に至るのを可胜にする。第
図における他の結合パツドはずずし
お瀺される信号ラむンの幅で玄倍である。
ヘツダは奜たしくは、぀のコヌナの各々に通
しメツキされおいない、パンチされた敎列穎を有
する、䞀般的に矩圢たたは正方圢の圢をした最終
デむバむスずしお䜜成される。぀のコヌナの
各々はその䞊に圢成された、各コヌナで本質的に
同䞀のパタヌンを有しおいる。通しメツキがされ
おいない敎列穎は第図、第図および第図に
瀺されおいるように穎抜きされおいる。これらの
敎列穎は印刷配線ボヌド䞊にはんだ付けする
際にヘツダそれ自身を䜍眮決めするために䜿甚さ
れる。各コヌナには電力䞭継のために䜿甚される
぀の通しメツキ穎ず、コヌナの穎ず考えられお
いる぀のコヌト切欠もある。それらの目的
は以䞋詳现に説明する。コヌナの敎列穎は敎
列、取付、およびアヌス䞭継のために䜿甚され
る。メツキされた通し穎は底郚゚リアに
察し電力䞭継ずしお甚いられる。぀のコヌナの
湟曲穎もしくは切欠はボヌドにヘツダを
圓接した埌でヘツダ偎のリニアな動きを埗るため
に利甚され、同様に重芁なこずには匕続く補造䞭
に定着物を保持するこずによ぀おヘツダを掎むこ
ずを可胜にするために利甚される。぀の字圢
をしたコヌナの切欠はヘツダの䞭倮の正方圢
ドヌナツ穎゚リアに近い偎で広い断面穎を有しお
おり、コヌナに隣接した゚ツゞでより狭くな぀お
いる。これはり゚ハの゚ツゞが匕続く補造動䜜に
おいお定着郚によ぀お盎接逃げられるのを可胜に
する。り゚ハは第図においお底面偎から芋るこ
ずができ、第図では頂郚偎から芋るこずができ
る。䞞いメツキされた通し穎ず぀のコヌナ
の切欠は必芁ではないが通しメツキができる。さ
らに、ヘツダは138個の小さなバむアホヌルを含
んでいる。これらは頂郚ず底郚の金属局間に電気
的に接続するのに排他的に䜿甚される。これらの
ホヌルのドリル埄はメツキされる前は玄0.5マむ
クロメヌタもしくは0.018むンチである。ホヌル
は通しメツキされる。そしお、メツキプロセスに
よ぀おホヌルが閉じられるか吊か問題でない、こ
れらのバむアホヌルの蚭眮は金属局のパタヌン化
に䜿甚されるマスクにおける穎抜きサむズによ぀
おマヌクされる。
倖郚の゚ツゞに沿぀たヘツダの各サむドはヘツ
ダの頂郚アヌス面に接続するヘツダの底郚䞊の信
号アヌスリヌドを通しお第図ず第図にお
ける個のバむアホヌルを有しおいる。再び
第図ず第図における頂郚ず底郚は逆にな぀お
いるず考えおよい。最初の考えはアヌス面が第
図に詳现に瀺されおいる金属導䜓であるずいうこ
ずである。第図はブランキングダむの䜿甚前に
圢成された詳现であり、第図の前の補造プロセ
スでの䞭間的ステツプを衚わしおいる。第図に
は倚くのバむアホヌルを瀺す詳现なり゚ハの぀
のコヌナが瀺されおいる。そこに含たれおいるの
は第図におけるヘツダの頂郚であるアヌス面に
おける25ラむン分の䞭倮アヌスラむンを接続する
ヘツダの倖偎゚ツゞに沿぀た、各サむドで個の
バむアホヌルのうちの぀である。䞭倮ラむンた
たは信号アヌスラむンはヘツダの内偎゚ツゞで共
通のアヌス接続を持぀おいない。アヌス接続の代
わりにヘツダの内偎゚ツゞの゚リアにはそれ
ぞれ200個のアヌスラむンを持぀たフむヌルド
の各サむドに党郚で個のバむアホヌルが蚭
けられおいる。
このように、第図に瀺されるごずく、第図
で芋られるヘツダの頂郚アヌス面に察する䞻パツ
ケヌゞを有するヘツダの裏面の電力アヌス結合゚
リアを接続する、各コヌナで個の内偎コヌナの
バむアホヌルが蚭眮されおいる。たた、信号
ラむンの各コヌナにアヌスに接続する内偎アヌス
バむアホヌルが蚭けられおいる。
さらに、ヘツダの各倖偎コヌナ゚リアに倖郚電
力アヌス䞭継゚リアを䞊郚アヌス面第図
および第図に接続する14個の倖郚電力アヌス
䞭継゚リアバむアホヌルが蚭けられおいる。
頂郚偎の字圢コヌナ切欠に隣接しお、絶瞁䜓
の円圢゚リアによ぀おアヌスメツキから分離され
た䞞圢はんだスプラツシナ゚リアが蚭けられおい
る。この目的は電力䞭継のために䜿甚される電圧
ホヌルからのはんだの跳返りを阻止しおはんだが
アヌスに接続しないようにするこずである。
さお第図に戻぀お、第図の円呚䞊に囲぀た
郚分は第図にも぀ず詳现に瀺されおいる。その
第図に瀺される第図の郚分をより詳现に説明
する。第図は取倖したパツケヌゞの蓋を瀺す図
であるこずは理解されよう。したが぀お第図に
おいお䞋に䜍眮する印刷配線り゚ハパツケヌゞ支
持兌盞互接続ボヌドはハむブリツドタむプのカプ
セル化り゚ハをうむものずしお瀺される。こ
のカプセル化り゚ハはり゚ハにダりン結合さ
れるチツプを支持する。印刷配線ボヌド
は第図に十分詳现には瀺されおいない。ヘツ
ダは物理的にり゚ハに圓接しおおり、こ
のヘツダにパツケヌゞサむド壁が固着され
おいる。この壁には蓋が蓋粘着物に
よ぀お圓接しおいる。チツプはり゚ハに
固着されおいる。各チツプ䞊の結合ポむントはり
゚ハの結合ポむントに結合ワむダを介
しお接続されおいる。そしおり゚ハからの他
のリヌドは他の結合ワむダによ぀お信号リヌド
に接続されおいる。デむバむス党䜓はポリマ
カプセル材料によ぀お嵌め蟌たれおいる。
そしお蓋が固着される。
第図においおり゚ハはその顔を䞊にしお瀺さ
れおいる。他の方法ずしお、および第図に瀺さ
れるように奜たしくはり゚ハは倖郚ずヘツダのラ
むンずの接続のために䞊にヘツダのアヌス面を、
䞋にパタヌン化された信号アヌスサむドを有しお
いる。これらバス構造によ぀お盎接他のポヌト、
信号ラむン、たたは他のり゚ハのいずれかに接続
される。これは䞻フレヌムを圢成するためにスロ
ツトバス定着物内に挿入しおもよい。どのスロツ
トコネクタがヘツダ䞊の結合パツド接続さ
れるかはデむバむスに芁求される目的に特別に応
じる事項である。
各り゚ハは第図に瀺されおいるような、り゚
ハの接続リムを有しおいる。リム構造゚リア
は拡倧図である第図に䞀郚が瀺されおい
るずずもに、第図ず第図にも詳现に瀺さ
れおいる。第図には第図のリムの蚭蚈
郚分が瀺されおおり、は䞻結合パツドであ
り、は意図したネツトラむンたたはの䞻
パツドぞの圓接に䜕か欠陥が生じか぀ヘツダ
䞊の特別なポむントに倖郚信号を持぀こずが必芁
な堎合にもう぀の結合甚地ずしお䜿甚される
次的な結合パツドである。我々はアンチヒナヌズ
がどのようにプログラムされるかを決めるためり
゚ハ接続リムに぀のテストポむントず
を付加的に蚭けた。リム゚リアは䜜成の埌に我々
がさらに進める前にり゚ハを確認するテストポむ
ントずしお機胜する。プロヌブもしくは結合ポむ
ントずはネツトラむンたたはのセグ
メントの連続性をチ゚ツクするための付加的なプ
ロヌブポむントであり、それによ぀おたずえば䞻
パツドに䞀端を乗せ、そのポむントがり゚ハ
の他のサむド䞊のプロヌブポむントでり゚ハ
の前蚘他のサむドに接続できるかどうかをテスト
できる。぀のポむントをプロヌブするこずによ
぀お我々は぀のサむドのパツドから他のサ
むドのテストパツドに延びおいるラむンセグ
メントたたはが実際欠劂なしに぀なが぀おい
るかを確めるこずができる。第図ず第図
はり゚ハの゚ツゞでの皮々のポむントでヘツダに
察する結合を瀺す。第図に瀺すように、コヌ
ナはアヌス面に察するアヌス結合゚リアず電
圧結合甚地を持぀おおり、そのどちらも耇数
の電圧ずアヌスの結合ワむダを䜿
甚しおいる。第図は䞻パツドから盎接ヘツダ
䞊のクロス結合䜍眮ぞ至る倚数の信号結合ワ
むダを瀺しおいる。第図もたた次的パツド
からヘツダ䞊の察応䜍眮に隣接する他の
結合ワむダを瀺しおいる。これは䞻結合パ
ツド甚地に関連するネツトラむンに問題があ぀
た堎合に䜿甚される接続である。我々は隣接する
䜙分なネツトラむンを遞択する他のものを
遞ぶこずができる。
第図はリムの電圧接続ポむントのよ
うなアヌスポむントず、リムの電力ポむン
トからヘツダの電圧郚分にいかに倚くの
接続をする必芁があるかを瀺す。同様に類䌌のリ
ム䞊にアヌスポむント接続からり゚ハのパツケヌ
ゞ化した衚面のアヌスポむントに倚数の結合
がなされる。なお、そのアヌスポむントは図解的
な第図ず第図、第図に瀺されるようなバ
むアホヌルによ぀おヘツダの頂郚に接続され
る。
第図は第図に埓぀お印刷配線ボヌド䞊の
り゚ハの取付を図匏的に衚わしおおり、䞀方、第
図は第図に埓぀お印刷配線ボヌド䞊のり゚
ハデむバむスの取付を瀺す同様な図匏図である。
第図はり゚ハが印刷配線ボヌドに取付けら
れたずきの、たたは高枩床動䜜時での第図ず
第図のり゚ハの機械的図匏図である。
第図はり゚ハが冷たい環境䞋で動䜜しおい
る堎合の第図ず第図の印刷配線ボヌドの
図である。
さお第図を芋るずヘツダはり゚ハ
を適圓な䜍眮にも぀お印刷配線ボヌド䞊に取
付けられおいる。実質的にヘツダずり゚ハは第
図に瀺すような圢で取付けられおいる。奜たしく
はヘツダは印刷配線ボヌドの結合ポむント
ずり゚ハの結合ポむントの間に延びるよう
に高枩床で印刷配線ボヌドに結合される。このよ
うにしお、ヘツダのリヌドは印刷配線ボヌドの察
応するリヌドに接觊するようにされる。この
方法で、り゚ハからのラむンは印刷配線ボヌ
ド䞊のリヌドに向けヘツダを通しお出
おいく。そこで、これらは倖郚ず接続される。機
械的には、り゚ハず印刷配線ボヌドずの
間の膚匵係数にいくらかの熱的差異があり埗る。
フレキシブルなヘツダを䜿甚するず、枩床倉化を
補償する接続が可胜ずなる。配線ボヌドが通垞り
゚ハアセンブリよりもわずかに高い膚匵係数
を持぀おいる堎合、この高い枩床の機械的な䜜甚
は第図に瀺される。その枩床はいわば玄150
床〜200床たたはり゚ハパツケヌゞに圱響を䞎え
る枩床よりも䜎いが、しかし通垞の最倧蚘憶枩
床、いわば100床よりも高い結合枩床ず同じ高さ
である。このボヌドは冷えるず瞮んで第図に
瀺すようにり゚ハを印刷配線ボヌドからわずかに
持䞊げる。このようにしお、枢軞ポむント
はヘツダにデむバむスの動䜜䞭におけ
る枩床倉化を補償させる。り゚ハの各コヌナでの
フレキシブルな穎は膚匵ず収瞮を蚱容しり゚
ハパツケヌゞの各サむドで盎角たたはリニアな持
䞊げを蚱す。
第図は米囜出願第532391号に開瀺されおい
るような我々の発明の奜たしいり゚ハの実斜䟋を
図瀺する単䞀の図である。
第図の詳现はり゚ハが通垞ダむの斜される
シリコンの非垞に薄いシリンダであるずいうこず
を知぀おいる圓業者によ぀お理解できよう。第
図はそのシリコンり゚ハず、我々が䜿甚しか぀
以䞋に説明する他の品目に暪断面を衚わしおい
る。
匕甚するこずによりここに揎甚する米囜出願第
445156号によ぀お継続されおいる米囜出願第
225581号には、それ自身が導電性もしくは非導電
性の材料から䜜られる集積回路甚のり゚ハサブス
トレヌトが開瀺されおいる。このサブストレヌト
は本発明ではベヌスモノリシツクり゚ハず呌ぶ。
ネツトおよびパツドラむンのためのこのサブスト
レヌトはパタヌン化された金属の぀の面、もし
くは局を支持しおおり、しかしお぀の盞互接続
局を䞎える。このパタヌン化された金属はこの出
願の意味内で盞互接続システムであるず考えられ
る。先行出願では珟圚その出願からわか぀おいる
ように、金属局はアモルフアス半導䜓材料によ぀
お圢成された接続を持぀こずができる。これは、
そこに述べられおいるようにアモルフアスバむア
である。金属局の間の接続たたは金属局ずサブス
トレヌトの間の接続は金属局間、たたはそれぞれ
の局間の絶瞁局におけるバむアホヌルを通しおな
される。この先行出願および珟圚蚘述しおいる実
斜䟋においおり゚ハの珟実の地所はセルず呌ばれ
る特別な゚リアに分けられお信号䞭継゚リアず電
力䞭継゚リアが蚭けられる。その先行出願では、
セルはチツプず衚面のチツプ間の信号接続を䞎え
る盞互接続をも぀たハむブリツドシステムの集積
回路チツプをホストするように意図されおいるこ
ずが開瀺されおいる。
先行出願ずは盞違しお、この実斜䟋では別のサ
ブストレヌトを䜿甚する。奜たしいサブストレヌ
トはその䞊に組蟌たれた胜動ダむを備えるシリコ
ンり゚ハに察応するによ぀お眮換
えられおおり、ダむはそれぞれが匧立され、各々
はテスト䞭にプロヌブのために、たたたパツケヌ
ゞ化の間は結合のために通垞䜿甚されるダむコン
タクト甚地を有しおいる。り゚ハに
察し、および衚面を支持する䞊蚘ダむにポリむミ
ド暹脂絶瞁局の薄い粘着局が局圢成されお
いる。この暹脂はモノリシツクり゚ハの補造プロ
セス䞭に硬化され、しかる埌ダむコンタクト甚地
にり゚ハの衚面を通しお穎を蚭けるために
゚ツチングされる。そのため、これらは䞀時的に
カバヌされる。暹脂を匕続く凊理にず぀お重芁な
り゚ハの衚面を滑かになすずいう重芁な仕事を行
なうずずもにステツプの適甚範囲を改善する。そ
の埌、モノリシツクり゚ハの補造プロセスの間、
奜たしい実斜䟋ずしお匕甚するこずにより揎甚す
る先行の盞互接続システムの薄膜盞互接続システ
ムが絶瞁局䞊に付着される。
盞互接続システムはそこにそれ自身のコ
ンタクト甚地を組蟌んでいる。䞊面のワむダ結合
に奜適な甚地に結合コンタクト甚地は蚭け
られおいる。テストプロヌブで怜査するの
に奜適なプロヌブコンタクト甚地があり、
たたダむコンタクト甚地で仮想ダむに盞互
接続システムを連結するのに奜適な連結コンタク
ト甚地がある。䞀般にコンタクト甚地はど
んなコンタクト甚地に察しおも連結されるが、ダ
むコンタクト甚地に連結された埋蚭コンタ
クト甚地に盎接テストを斜す目的でプロヌ
ブコンタクト甚地ず連結コンタクト甚地
の間に特別な盎接接続が蚭けられる。
ここで、そこに圢成された孀立したダむを持぀
たり゚ハは回路䜜成の䞭間プロセスにおける共通
の技術であるこずに泚目されたい。奜たしい実斜
䟋のり゚ハはこれらのり゚ハず同様に䜜られる。
蚘述しおきた盞互接続システムは䞊述した先行出
願によ぀お䞀般的に教瀺される方法で盞互接続が
先に孀立せられたり゚ハ䞊のダむのどんなたたは
すべおを通しお信号目的になるようにプログラム
可胜である。䞋局のダむは耇数の64Kたたは
256KRAMダむであり、これらは倚量メモリに統
䞀するこずが可胜である。
これらのダむはむンストラクシペンプロセツサ
チツプ、むンタヌプむス、および完党シ
ステムをなすのに必芁な倚くの他のチツプを含む
こずのできる完党チツプに統合するこずができ
る。ダむは、もし正垞に働かないか、もしくは望
たしくなければ、代甚のダむに代えるこずができ
る。完党なシステムを䜜るのに付加的なチツプが
䜿甚できる、たたは盞互接続システムの衚
面に蚭眮された所望の回路を持぀おダりン結合ハ
むブリツドチツプを粘着結合するこずによ
぀おり゚ハのダむ党䜓に代甚のダむを蚭眮でき
る。それから、ワむダ接合材が䞊結合コン
タクト甚地に至るようにチツプの甚
地から遞択された結合甚地に斜される。同様に䞊
結合コンタクト甚地は倖郚のワむダ接合材
を印刷配線ボヌドに、奜たしくはヘ
ツダに結合するのに䜿甚できる僅少片接合材
はり゚ハの䞊結合甚地同士の間に斜
される。このシステムのすべおの盞互接続はり゚
ハを真のモノリシツクり゚ハになす。そしお付加
的なたたは代甚チツプがり゚ハの衚面にダりン結
合されたずき、これをハむブリツドモノリシツク
り゚ハシステムずみなす。このり゚ハシステムは
前に蚘述したヘツダを採甚するシステムにパツケ
ヌゞするのが奜たしい。
ここでクレヌムされおいる発明ず発芋は皮々の
䟋に぀いお述べられおいる。クレヌムされた組合
わせは特別な䟋、特別な䟋の組合わせ、および特
別な䟋の郚分の組合わせを含んでいる。この蚘茉
を回顧した埌、圓業者は珟圚および将来、クレヌ
ムされおいる発明および改良ならびにそれらの組
合わせに均等な修正や倉圢を心に描くであろう。
そのような修正は我々の発明の発明力ある特質を
利甚しおいる堎合、請求の範囲内に入るず考えら
れるであろう。これは新しい技術であり、この開
瀺は我々の開瀺前に可胜であ぀たものを超えお拡
が぀おいるず確信される。
JP60500990A 1984-02-21 1985-02-21 りェハスケヌルパッケヌゞシステム Granted JPS61501295A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US58197584A 1984-02-21 1984-02-21
US581975 1984-02-21

Publications (2)

Publication Number Publication Date
JPS61501295A JPS61501295A (ja) 1986-06-26
JPH0584668B2 true JPH0584668B2 (ja) 1993-12-02

Family

ID=24327329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60500990A Granted JPS61501295A (ja) 1984-02-21 1985-02-21 りェハスケヌルパッケヌゞシステム

Country Status (3)

Country Link
EP (1) EP0174950A4 (ja)
JP (1) JPS61501295A (ja)
WO (1) WO1985003804A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5377124A (en) * 1989-09-20 1994-12-27 Aptix Corporation Field programmable printed circuit board
US5400262A (en) * 1989-09-20 1995-03-21 Aptix Corporation Universal interconnect matrix array
EP0481703B1 (en) * 1990-10-15 2003-09-17 Aptix Corporation Interconnect substrate having integrated circuit for programmable interconnection and sample testing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657805A (en) * 1970-01-02 1972-04-25 Texas Instruments Inc Method of housing semiconductors
US3781683A (en) * 1971-03-30 1973-12-25 Ibm Test circuit configuration for integrated semiconductor circuits and a test system containing said configuration
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US3983479A (en) * 1975-07-23 1976-09-28 International Business Machines Corporation Electrical defect monitor structure
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4257061A (en) * 1977-10-17 1981-03-17 John Fluke Mfg. Co., Inc. Thermally isolated monolithic semiconductor die
US4220917A (en) * 1978-07-31 1980-09-02 International Business Machines Corporation Test circuitry for module interconnection network
US4479088A (en) * 1981-01-16 1984-10-23 Burroughs Corporation Wafer including test lead connected to ground for testing networks thereon
WO1982002640A1 (en) * 1981-01-16 1982-08-05 Robert Royce Johnson Universal interconnection substrate
US4484215A (en) * 1981-05-18 1984-11-20 Burroughs Corporation Flexible mounting support for wafer scale integrated circuits

Also Published As

Publication number Publication date
EP0174950A4 (en) 1988-02-05
WO1985003804A1 (en) 1985-08-29
EP0174950A1 (en) 1986-03-26
JPS61501295A (ja) 1986-06-26

Similar Documents

Publication Publication Date Title
EP0073149B1 (en) Semiconductor chip mounting module
US4920454A (en) Wafer scale package system and header and method of manufacture thereof
US7288433B2 (en) Method of making assemblies having stacked semiconductor chips
EP0072673B1 (en) Area tape for the electrical interconnection between electronic components and external circuitry
US3683105A (en) Microcircuit modular package
US5039628A (en) Flip substrate for chip mount
US5432677A (en) Multi-chip integrated circuit module
US5378981A (en) Method for testing a semiconductor device on a universal test circuit substrate
EP0460822B1 (en) Integrated circuit packaging using flexible substrate
US7791174B2 (en) Wafer translator having a silicon core isolated from signal paths by a ground plane
US4755866A (en) Electronic circuit module
US5177863A (en) Method of forming integrated leadouts for a chip carrier
US6495912B1 (en) Structure of ceramic package with integrated passive devices
EP0329133A2 (en) Flip substrate for chip mount
EP0540247A2 (en) Formulation of multichip modules
KR20010072583A (ko) 적잵화 집적 회로 팚킀지
WO1998056041A1 (en) Semiconductor device and method for manufacturing the same
US5497027A (en) Multi-chip module packaging system
EP0843357B1 (en) Method of manufacturing a grid array semiconductor package
CA1238959A (en) Area-bonding tape
US5138429A (en) Precisely aligned lead frame using registration traces and pads
JPH0584668B2 (ja)
AU629711B2 (en) Hybrid module electronics package
US6002267A (en) In-line voltage plane tests for multi-chip modules
USRE34291E (en) Hybrid module electronics package