JPS5849637Y2 - 厚膜配線板 - Google Patents
厚膜配線板Info
- Publication number
- JPS5849637Y2 JPS5849637Y2 JP1978096304U JP9630478U JPS5849637Y2 JP S5849637 Y2 JPS5849637 Y2 JP S5849637Y2 JP 1978096304 U JP1978096304 U JP 1978096304U JP 9630478 U JP9630478 U JP 9630478U JP S5849637 Y2 JPS5849637 Y2 JP S5849637Y2
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- wiring board
- layer
- film wiring
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案は、集積回路チップがフェイスダウンボンディン
グされる厚膜配線板に関するものである。
グされる厚膜配線板に関するものである。
この種の厚膜配線板として、本出願人は先に第１図ａ、
ｌ）に示す構造の厚膜配線板を提案している。
ｌ）に示す構造の厚膜配線板を提案している。
この厚膜配線板はセラミツク基板１上面に第１層導体配
線２を形成し、かつ該導体配線２上にスルーホール３を
開設した第２層絶縁層４を形成した後、前記スルーホー
ル３を介して露出する第１層導体配線２上に第３層導体
としてチップ接続用ペテ゛イスタル５を形成したもので
ある。
線２を形成し、かつ該導体配線２上にスルーホール３を
開設した第２層絶縁層４を形成した後、前記スルーホー
ル３を介して露出する第１層導体配線２上に第３層導体
としてチップ接続用ペテ゛イスタル５を形成したもので
ある。
前記厚膜配線板は、チップ接続用ペテ゛イスタル５の寸
法を、該ペテ゛イスタル単独で決めることができ、従来
のガラスダム法の如きガラスダムと導体との相互関係で
決めるものと比べて寸法精度の良いペディスクルを形成
できる特長を有している。
法を、該ペテ゛イスタル単独で決めることができ、従来
のガラスダム法の如きガラスダムと導体との相互関係で
決めるものと比べて寸法精度の良いペディスクルを形成
できる特長を有している。
ところで前記の厚膜配線板を採用したところ、次のよう
な問題が生じた。
な問題が生じた。
即ち第２層絶縁層４に開設されるスルーホール３はペデ
イスタル５よりも小さく形成する必要があるので、スル
ーホールパターンの印刷時に、該スルーホールを絶縁層
で埋めてしまう印刷不良を招く危険があり、またスルー
ホール印刷用のスクリーンにおけるスルーホールパター
ンが小さいため摩耗が早く寿命が著しく短かいと云う問
題がある。
イスタル５よりも小さく形成する必要があるので、スル
ーホールパターンの印刷時に、該スルーホールを絶縁層
で埋めてしまう印刷不良を招く危険があり、またスルー
ホール印刷用のスクリーンにおけるスルーホールパター
ンが小さいため摩耗が早く寿命が著しく短かいと云う問
題がある。
本考案は前述の問題点を解消した厚膜配線板を提供せん
とするものである。
とするものである。
本考案はセラミック基板上面に第１層となる導体配線を
形成し、該第１層導体配線上にスリットを開設した第２
層となる絶縁層を形成し、前記スリットを介して露出し
た第１層導体配線上にチップ接続用ペデイスタルを第３
層導体として形成したことを特徴とする。
形成し、該第１層導体配線上にスリットを開設した第２
層となる絶縁層を形成し、前記スリットを介して露出し
た第１層導体配線上にチップ接続用ペデイスタルを第３
層導体として形成したことを特徴とする。
以下、本考案厚膜配線板の一具体例を第２図ないし第６
図を参照して説明する。
図を参照して説明する。
第３図においてセラミック基板１１の上面には４つの第
１層導体配線１２が十字方向に配置して形成されている
。
１層導体配線１２が十字方向に配置して形成されている
。
この各第１層導体配線１２は、後述のチップ接続用ペテ
゛イスタル位置のパターン幅がペデイスタルよりややせ
まいパターン１２ ａを有している。
゛イスタル位置のパターン幅がペデイスタルよりややせ
まいパターン１２ ａを有している。
また第１層導体配線１２上には、第４図に示すように第
２層となる絶縁層１３が形成される。
２層となる絶縁層１３が形成される。
該第２層絶縁層１３は、前記第１層導体配線１２のパタ
ーン１２ ａを部分的に露出させうるスリット１４を矩
形状に開設している。
ーン１２ ａを部分的に露出させうるスリット１４を矩
形状に開設している。
前記スリット１４は、その幅がペテ゛イスタルのそれよ
りもややせまく形成されている。
りもややせまく形成されている。
また前記スリット１４を介して露出される第１層導体配
線１２のパターン１２ａ上には、第２図及び第５図に示
すように必要な形状、大きさのベデイスタル用導体１５
が形成される。
線１２のパターン１２ａ上には、第２図及び第５図に示
すように必要な形状、大きさのベデイスタル用導体１５
が形成される。
そして前記ペデイスタル用導体１５上には、第６図（第
２図のＡ−Ａ断面図）に示すように例えばハンダ電極１
６を介して半導体チップ１７が接続される。
２図のＡ−Ａ断面図）に示すように例えばハンダ電極１
６を介して半導体チップ１７が接続される。
従って、本考案の厚膜配線板は、絶縁層１３に設けたス
リット１４を介して第１層導体が露出するので、絶縁層
１３の印刷時、露出されるべき第１層導体の表面が絶縁
層で埋まってしまう印刷不良を招く危険はない。
リット１４を介して第１層導体が露出するので、絶縁層
１３の印刷時、露出されるべき第１層導体の表面が絶縁
層で埋まってしまう印刷不良を招く危険はない。
また絶縁印刷スクリーンがスルーホールパターンと異な
り連続したスリットパターンであるため、摩耗による寿
命の問題も大幅に改善される。
り連続したスリットパターンであるため、摩耗による寿
命の問題も大幅に改善される。
また第１層導体におけるペデイスタル位置のパターン１
２ ａの幅および絶縁層１３のスリット１４の幅をペデ
イスタル導体１５の幅よりもややせまく形成しているの
で、ペディスクル導体１５の印刷位置が多少ずれても第
１層導体のパターンが露出することはなく、スルーホー
ルを用いた厚膜配線板と同様にきわめて寸法精度の高い
チップ接続用ペデイスタルを構成することができる。
２ ａの幅および絶縁層１３のスリット１４の幅をペデ
イスタル導体１５の幅よりもややせまく形成しているの
で、ペディスクル導体１５の印刷位置が多少ずれても第
１層導体のパターンが露出することはなく、スルーホー
ルを用いた厚膜配線板と同様にきわめて寸法精度の高い
チップ接続用ペデイスタルを構成することができる。
尚、本考案においては、スリットは図示のものに限定さ
れないことは勿論である。
れないことは勿論である。
また配線層が複数層になった場合もペテ゛イスタル部を
前述と同様の構成とすることも可能である。
前述と同様の構成とすることも可能である。
第１図ｇは先行技術となる厚膜配線板の断面図、第１図
すはその平面図、第２図は本考案厚膜配線板の一具体例
を示す平面図、第３図ないし第５図は第２図の部分パタ
ーン平面図、第６図は第２図のＡ−Ａ断面図である。 １１・・・・・・セラミック基板、１２・・・・・・第
１層導体配線、１２ ａ・・・・・・パターン、１３・
・・・・・第２層絶縁体、１４・・・・・・スリット、
１５・・・・・・ペデイスタル導体、１７・・・・・・
半導体チップ。
すはその平面図、第２図は本考案厚膜配線板の一具体例
を示す平面図、第３図ないし第５図は第２図の部分パタ
ーン平面図、第６図は第２図のＡ−Ａ断面図である。 １１・・・・・・セラミック基板、１２・・・・・・第
１層導体配線、１２ ａ・・・・・・パターン、１３・
・・・・・第２層絶縁体、１４・・・・・・スリット、
１５・・・・・・ペデイスタル導体、１７・・・・・・
半導体チップ。
Claims (1)
- チップ接続用ペテ゛イスタルを介して半導体チップをフ
ェイスダウンボンディングするようになした厚膜配線板
において、基板上面に少なくとも上記ペテ゛イスタル対
応部の幅を当該ペデイスタルの幅よりせまくなした導体
配線を形成し、該導体配線上に上記ペディスクルの幅よ
りせまい幅のスリットを開設した絶縁層を形成し、前記
スリットを介して露出した導体配線上に上記チップ接続
用ペテ゛イスタルを形成したことを特徴とする厚膜配線
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978096304U JPS5849637Y2 (ja) | 1978-07-14 | 1978-07-14 | 厚膜配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978096304U JPS5849637Y2 (ja) | 1978-07-14 | 1978-07-14 | 厚膜配線板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5514712U JPS5514712U (ja) | 1980-01-30 |
| JPS5849637Y2 true JPS5849637Y2 (ja) | 1983-11-12 |
Family
ID=29030067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978096304U Expired JPS5849637Y2 (ja) | 1978-07-14 | 1978-07-14 | 厚膜配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5849637Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098983A1 (fr) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Panneau de cablage imprime |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243106Y2 (ja) * | 1981-01-27 | 1987-11-07 |
-
1978
- 1978-07-14 JP JP1978096304U patent/JPS5849637Y2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098983A1 (fr) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Panneau de cablage imprime |
| US7180005B2 (en) | 2002-05-17 | 2007-02-20 | Nec Corporation | Printed wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5514712U (ja) | 1980-01-30 |
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