JPS6362240A - 多層セラミツク配線基板 - Google Patents
多層セラミツク配線基板Info
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- JPS6362240A JPS6362240A JP20519586A JP20519586A JPS6362240A JP S6362240 A JPS6362240 A JP S6362240A JP 20519586 A JP20519586 A JP 20519586A JP 20519586 A JP20519586 A JP 20519586A JP S6362240 A JPS6362240 A JP S6362240A
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- Japan
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- plating
- pad
- multilayer ceramic
- polyimide resin
- stress
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- Pending
Links
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- 239000000758 substrate Substances 0.000 title abstract description 7
- 238000007747 plating Methods 0.000 claims abstract description 45
- 229920001721 polyimide Polymers 0.000 claims abstract description 23
- 239000009719 polyimide resin Substances 0.000 claims abstract description 23
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層セラミック配線基板に関し、特に電子計
算機に用いるマルチチップパッケージに有効に実装可能
な多層セラミック配線基板に関する。
算機に用いるマルチチップパッケージに有効に実装可能
な多層セラミック配線基板に関する。
従来、第３図に示すようにこの種の多層セラミック配線
基板１は、厚膜配線多層セラミック基板（セラミック基
板上に厚膜配線を無機絶縁物を介して多層化したもの）
２上に、ポリイミド系樹脂絶縁層と金メッキなどの信号
配線とを交互に形成して多層化した薄膜微細多層配線層
３を形成し、さらにその上に形成した最上層のポリイミ
ド系樹脂絶縁層４の上に、半田付はパッド５を形成した
構造となっていた。
基板１は、厚膜配線多層セラミック基板（セラミック基
板上に厚膜配線を無機絶縁物を介して多層化したもの）
２上に、ポリイミド系樹脂絶縁層と金メッキなどの信号
配線とを交互に形成して多層化した薄膜微細多層配線層
３を形成し、さらにその上に形成した最上層のポリイミ
ド系樹脂絶縁層４の上に、半田付はパッド５を形成した
構造となっていた。
このような従来の多層セラミック配線基板１では、第４
図に示すようにパッド５に予備半田６を施し、これに合
わせてチップキャリア７の裏面にあるバンプ端子８を接
続実装する際の種々の機械的、熱的ストレス、およびパ
ッド５自身のメッキストレス、すなわち銅やニッケルや
金メッキなどのメッキ時のメッキ内部応力などが、パッ
ド５のつけ根の部分９に集中的にかかるため、これらの
応力によりポリイミド系樹脂絶縁層４に図示のごとく亀
裂１０を生じるという欠点がある。
図に示すようにパッド５に予備半田６を施し、これに合
わせてチップキャリア７の裏面にあるバンプ端子８を接
続実装する際の種々の機械的、熱的ストレス、およびパ
ッド５自身のメッキストレス、すなわち銅やニッケルや
金メッキなどのメッキ時のメッキ内部応力などが、パッ
ド５のつけ根の部分９に集中的にかかるため、これらの
応力によりポリイミド系樹脂絶縁層４に図示のごとく亀
裂１０を生じるという欠点がある。
そこで、本発明の目的はチップあるいはチップキャリア
をパッド部に半田付は実装する際の機械的、熱的ストレ
スや、前記パッド部自身のメツキストレスがかかる場合
でも、パッド部下のポリイミド系樹脂絶縁層や薄膜微細
多層配線基板３の上層のポリイミド系樹脂絶縁膜に従来
のごとき亀裂が生じないようにした多層セラミック配線
基板を提供することにある。
をパッド部に半田付は実装する際の機械的、熱的ストレ
スや、前記パッド部自身のメツキストレスがかかる場合
でも、パッド部下のポリイミド系樹脂絶縁層や薄膜微細
多層配線基板３の上層のポリイミド系樹脂絶縁膜に従来
のごとき亀裂が生じないようにした多層セラミック配線
基板を提供することにある。
本発明の多層セラミック配線基板は、基板表面のパッド
部を形成すべき部位にメッキ（例えば金メッキ）を施し
、そのメッキ部分に対しては、その周辺部にのみかかる
ようにポリイミド系樹脂絶縁層を形成し、さらにメッキ
部分と対向した位置にパッド部（例えば金メッキ、銅メ
ッキ、ニッケルメッキなどによる）を形成してなる構造
を有している。
部を形成すべき部位にメッキ（例えば金メッキ）を施し
、そのメッキ部分に対しては、その周辺部にのみかかる
ようにポリイミド系樹脂絶縁層を形成し、さらにメッキ
部分と対向した位置にパッド部（例えば金メッキ、銅メ
ッキ、ニッケルメッキなどによる）を形成してなる構造
を有している。
次に本発明について図面を用いて以下説明する。
第１図は本発明による多層セラミック配線基板の一実施
例を示す縦断面図である。第２図は第１図の多層セラミ
ック配線基板のパッドにチップキャリアを接続実装した
マルチチップパッケージの縦断面図である。なお、これ
らの図において、第３図、第４図と同一または相当部分
には同符号を用いている。
例を示す縦断面図である。第２図は第１図の多層セラミ
ック配線基板のパッドにチップキャリアを接続実装した
マルチチップパッケージの縦断面図である。なお、これ
らの図において、第３図、第４図と同一または相当部分
には同符号を用いている。
第１図において、多層セラミック配線基板１１は、厚膜
配線多層セラミック基板２上に、薄膜微細多層配線基板
３を形成しその上にメッキ内部応力の小さい金メツキパ
ターン１２を形成している。
配線多層セラミック基板２上に、薄膜微細多層配線基板
３を形成しその上にメッキ内部応力の小さい金メツキパ
ターン１２を形成している。
この金メツキパターン１２の上にポリイミド系樹脂絶縁
層１３を金メツキパターン１２の周辺部にかかるように
形成し、さらにメッキ内部応力の高い半田付はパッド１
４を、金メツキパターン１２上にしかもパッド１４の一
部がポリイミド系樹脂絶縁層１３の一部にかかるように
形成している。
層１３を金メツキパターン１２の周辺部にかかるように
形成し、さらにメッキ内部応力の高い半田付はパッド１
４を、金メツキパターン１２上にしかもパッド１４の一
部がポリイミド系樹脂絶縁層１３の一部にかかるように
形成している。
なおパッド１４は金メッキや銅メッキやニッケルメッキ
などで形成される。
などで形成される。
この場合、メッキ内部応力の高い半田付はパッド１４を
、ポリイミド系樹脂絶縁層１３のみでささえるのではな
く、パッド１４と直結する金メツキパターン１２がクッ
ションとなり、薄膜微細多層配線層３でも与えるダブル
構造となっている。
、ポリイミド系樹脂絶縁層１３のみでささえるのではな
く、パッド１４と直結する金メツキパターン１２がクッ
ションとなり、薄膜微細多層配線層３でも与えるダブル
構造となっている。
従って、パッド１４自身のメツキストレス（内部応力〉
がかかる場合でも、ポリイミド系樹脂絶縁層１３と接す
る、パッド１４および金メツキパターン１２の各つけ根
部分１５右よび１６の両方で、集中的にかかるストレス
を受けとめることができる。
がかかる場合でも、ポリイミド系樹脂絶縁層１３と接す
る、パッド１４および金メツキパターン１２の各つけ根
部分１５右よび１６の両方で、集中的にかかるストレス
を受けとめることができる。
つまり従来はパッド５自身のメツキストレスを第３図に
示すようにパッド５のつけ根部分９で受けとめるべく対
処していたのに対し、本発明ではパッド１４自身のメツ
キストレスを第１図に示スように両つけ根部分１５およ
び１６の双方で受けとめることができる。従って、この
ようにストレスを分散させることにより、各部分１５．
１６に加わるストレスが小さくなり、ポリイミド系樹脂
絶縁層１３や薄膜微細多層配線層３のポリイミド系樹脂
絶縁層（上層）に従来のような亀裂の発生を防止できる
。
示すようにパッド５のつけ根部分９で受けとめるべく対
処していたのに対し、本発明ではパッド１４自身のメツ
キストレスを第１図に示スように両つけ根部分１５およ
び１６の双方で受けとめることができる。従って、この
ようにストレスを分散させることにより、各部分１５．
１６に加わるストレスが小さくなり、ポリイミド系樹脂
絶縁層１３や薄膜微細多層配線層３のポリイミド系樹脂
絶縁層（上層）に従来のような亀裂の発生を防止できる
。
次に第２図は、第１図の多層セラミック配線基板１１の
パッド１４に予備半田６を行い、チップキャリア７の裏
面にあるバンプ端子８をパッド１４に、半田付は実装し
たマルチチップパッケージを示している。
パッド１４に予備半田６を行い、チップキャリア７の裏
面にあるバンプ端子８をパッド１４に、半田付は実装し
たマルチチップパッケージを示している。
このようにチップキャリア７を多層セラミック配線基板
１１に接続実装する際に発生する機械的、熱的ストレス
がかかる場合でも、前述したパッド１４自身のメツキス
トレスがかかる場合と同様に、つけ根部分１５．１６の
両方で集中的にかかるストレスを受けることができる。
１１に接続実装する際に発生する機械的、熱的ストレス
がかかる場合でも、前述したパッド１４自身のメツキス
トレスがかかる場合と同様に、つけ根部分１５．１６の
両方で集中的にかかるストレスを受けることができる。
このようにストレスの分散を図ることにより、つけ根部
分１５．１６の一方に加わるストレスを小さくすること
ができ、このためつけ根部分１５．１６に位置する、ポ
リイミド系樹脂地＄！ＦＪ１３や薄膜微細多層配線層３
のポリイミド系樹脂絶縁層（上層）に第４図のような亀
裂１００発生を防止でき、信頼性の高いマルチチップパ
ッケージができる。
分１５．１６の一方に加わるストレスを小さくすること
ができ、このためつけ根部分１５．１６に位置する、ポ
リイミド系樹脂地＄！ＦＪ１３や薄膜微細多層配線層３
のポリイミド系樹脂絶縁層（上層）に第４図のような亀
裂１００発生を防止でき、信頼性の高いマルチチップパ
ッケージができる。
なお、本実施例においては、金メツキパターン１２を用
いているが、銅メツキパターンやニッケルメッキパター
ンなどの薄膜メッキパターンを用いてもよい。
いているが、銅メツキパターンやニッケルメッキパター
ンなどの薄膜メッキパターンを用いてもよい。
また第２図では、チップキャリア７の実装の場合を示し
たが、バンプ構造を有するチップの実装の場合でも同様
に適用できる。 − 〔発明の効果〕 以上説明したように本発明を用いれば、バンプ構造を有
するチップあるいはチップキャリアを多層セラミック配
線基板のパッド部に実装する際の機械的、熱的ストレス
、またはパッド部自身のメツキストレスがかかる場合で
も、ポリイミド系樹脂絶縁層と薄膜微細多層配線層とで
与えることができる。特に集中的にかかるストレスを、
パッド部のつけ根部分および金メツキパターンのつケ根
部分の両方で受けとめることができる。このようにスト
レスの分散を図ることにより、ポリイミド系樹脂絶縁層
や薄膜微細多層配線層のポリイミド系樹脂絶縁層（上層
）に亀裂が発生するのを防止できる。
たが、バンプ構造を有するチップの実装の場合でも同様
に適用できる。 − 〔発明の効果〕 以上説明したように本発明を用いれば、バンプ構造を有
するチップあるいはチップキャリアを多層セラミック配
線基板のパッド部に実装する際の機械的、熱的ストレス
、またはパッド部自身のメツキストレスがかかる場合で
も、ポリイミド系樹脂絶縁層と薄膜微細多層配線層とで
与えることができる。特に集中的にかかるストレスを、
パッド部のつけ根部分および金メツキパターンのつケ根
部分の両方で受けとめることができる。このようにスト
レスの分散を図ることにより、ポリイミド系樹脂絶縁層
や薄膜微細多層配線層のポリイミド系樹脂絶縁層（上層
）に亀裂が発生するのを防止できる。
また本発明によれば、バンプ構造を有するチップまたは
チップキャリアを多層セラミック配線基板と接続実装し
てなるマルチチップパッケージの製造に好適である。
チップキャリアを多層セラミック配線基板と接続実装し
てなるマルチチップパッケージの製造に好適である。
第１図は本発明による多層セラミック配線基板の一実施
例を示す縦断面図、第２図は本発明を適用したマルチチ
ップパッケージの一実施例を示す縦断面図、第３図は従
来の多層セラミック配線基板の一例を示す縦断面図、第
４図は第３図の多層セラミック配線基板にチップキャリ
アを実装した際および半田付はパッドのメッキ内部応力
が高過ぎた際に発生する問題点を説明するための縦断面
図である。 ２・・・・・・厚膜配線多層セラミック基板、３・・・
・・・薄膜微細多層配線層、 ６・・・・・・予備半田、７・・・・・・チップキャリ
ア、８・・・・・・バンプ端子、 １１・・・・・・多層セラミック配線基板、１２・・・
・・・金メツキパターン、 １３・・・・・・ポリイミド系樹脂絶縁層、１４・・・
・・・パッド。 出 願 人 日本電気株式会社 代 理 人
例を示す縦断面図、第２図は本発明を適用したマルチチ
ップパッケージの一実施例を示す縦断面図、第３図は従
来の多層セラミック配線基板の一例を示す縦断面図、第
４図は第３図の多層セラミック配線基板にチップキャリ
アを実装した際および半田付はパッドのメッキ内部応力
が高過ぎた際に発生する問題点を説明するための縦断面
図である。 ２・・・・・・厚膜配線多層セラミック基板、３・・・
・・・薄膜微細多層配線層、 ６・・・・・・予備半田、７・・・・・・チップキャリ
ア、８・・・・・・バンプ端子、 １１・・・・・・多層セラミック配線基板、１２・・・
・・・金メツキパターン、 １３・・・・・・ポリイミド系樹脂絶縁層、１４・・・
・・・パッド。 出 願 人 日本電気株式会社 代 理 人
Claims (1)
- 【特許請求の範囲】 １、バンプ構造を有するチップあるいはチップキャリア
がパッド部に半田付けされる多層セラミック配線基板に
おいて、基板表面の前記パッド部を形成すべき部位にメ
ッキを施し、そのメッキ部分に対してはその周辺部にの
みかかるようにポリイミド系樹脂絶縁層を形成し、さら
に前記メッキ部分を対向した位置に前記パッド部を形成
してなることを特徴とする多層セラミック配線基板。 ２、金メッキ、銅メッキ、ニッケルメッキなどのメッキ
を用いてなる特許請求の範囲第１項記載の多層セラミッ
ク配線基板。 ３、前記パッド部は、薄膜金メッキ、銅メッキ、ニッケ
ルメッキなどにより形成してなる特許請求の範囲第１項
記載の多層セラミック配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519586A JPS6362240A (ja) | 1986-09-02 | 1986-09-02 | 多層セラミツク配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519586A JPS6362240A (ja) | 1986-09-02 | 1986-09-02 | 多層セラミツク配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362240A true JPS6362240A (ja) | 1988-03-18 |
Family
ID=16502977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20519586A Pending JPS6362240A (ja) | 1986-09-02 | 1986-09-02 | 多層セラミツク配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235212A (en) * | 1988-03-18 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having a mechanical buffer |
| US6717262B1 (en) | 2000-02-08 | 2004-04-06 | Fujitsu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
-
1986
- 1986-09-02 JP JP20519586A patent/JPS6362240A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235212A (en) * | 1988-03-18 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having a mechanical buffer |
| US6717262B1 (en) | 2000-02-08 | 2004-04-06 | Fujitsu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
| US7005318B2 (en) | 2000-02-08 | 2006-02-28 | Fujistu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
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