JPH01196842A - フリップチップ実装を用いた半導体装置 - Google Patents
フリップチップ実装を用いた半導体装置Info
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- JPH01196842A JPH01196842A JP63021197A JP2119788A JPH01196842A JP H01196842 A JPH01196842 A JP H01196842A JP 63021197 A JP63021197 A JP 63021197A JP 2119788 A JP2119788 A JP 2119788A JP H01196842 A JPH01196842 A JP H01196842A
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はフリップチップ実装を用いた半導体装置に関す
る。
る。
（従来の技術）
半導体素子の実装技術としては、従来からワイヤボンデ
ィングが主流であり、自動ワイヤボンディングにおける
スピードアップに多くの検討が加えられてきている。し
かし近年、ＩＣ分野におけるポンディングパッドの縮小
、パッドピッチの縮小が進み、脱ワイヤボンディング技
術の必要性が高まっている。そしてこれらに対応する技
術としてフリップチップ接合が幅広く用いられるように
なっている。
ィングが主流であり、自動ワイヤボンディングにおける
スピードアップに多くの検討が加えられてきている。し
かし近年、ＩＣ分野におけるポンディングパッドの縮小
、パッドピッチの縮小が進み、脱ワイヤボンディング技
術の必要性が高まっている。そしてこれらに対応する技
術としてフリップチップ接合が幅広く用いられるように
なっている。
フリップチップ接合の特徴は、ワイヤボンディング接合
に比べ半導体素子を高密度で実装できるほか、ボンディ
ング工程の削除によるアセンブリの簡略化が図れるとい
う点であり、現在では半導体素子と基板の間に位置する
バンプの構造や、バンプとポンディングパッドの位置決
めなどの技術研究が盛んである。
に比べ半導体素子を高密度で実装できるほか、ボンディ
ング工程の削除によるアセンブリの簡略化が図れるとい
う点であり、現在では半導体素子と基板の間に位置する
バンプの構造や、バンプとポンディングパッドの位置決
めなどの技術研究が盛んである。
しかし近年、ワイヤボンディング接合の場合には半導体
素子の回路非形成面を直接基板に接着できるものの、フ
リップチップ接合の場合、半導体素子と基板との接点は
バンプだけであり、外力が半導体素子に加わったり、あ
るいは基板に曲げや捩りの応力が作用すると、バンプの
破断や半導体素子の剥離などの不良が生じてしまう。そ
のため、信頼性の高い実装方法が必要となっている。
素子の回路非形成面を直接基板に接着できるものの、フ
リップチップ接合の場合、半導体素子と基板との接点は
バンプだけであり、外力が半導体素子に加わったり、あ
るいは基板に曲げや捩りの応力が作用すると、バンプの
破断や半導体素子の剥離などの不良が生じてしまう。そ
のため、信頼性の高い実装方法が必要となっている。
（発明が解決しようとする課題）
以上のようにフリップチップ接合を用いる場合、外力や
曲げ、捩り応力に対して耐久性のある実装方法が求めら
れている。
曲げ、捩り応力に対して耐久性のある実装方法が求めら
れている。
本発明はこのような点を考慮し、フリップチップ接合の
耐久性を向上させ、信頼性の高い実装方法による半導体
装置を提供することを目的とする。
耐久性を向上させ、信頼性の高い実装方法による半導体
装置を提供することを目的とする。
（課題を解決するための手段）
本発明では上記目的を達成するために、セラミックス基
板と、このセラミックス基板上にフリップチップ実装し
た複数の半導体素子と、これら半導体素子間前記セラミ
ックス基板に対向しない側の面に固着され、少なくとも
半導体素子間のすきまを覆う補強材とからなるフリップ
チップ実装を用いた半導体装置とした。
板と、このセラミックス基板上にフリップチップ実装し
た複数の半導体素子と、これら半導体素子間前記セラミ
ックス基板に対向しない側の面に固着され、少なくとも
半導体素子間のすきまを覆う補強材とからなるフリップ
チップ実装を用いた半導体装置とした。
（作 用）
上記の構成とすることにより、従来バンプに集中してい
た外力や曲げ、捩りの応力が補強材により緩和され、バ
ンプの破断や半導体素子の不良が減少する。従ってフリ
ップチップ接合の耐久性の向上した、信頼性の高い半導
体装置の提供が可能となる。
た外力や曲げ、捩りの応力が補強材により緩和され、バ
ンプの破断や半導体素子の不良が減少する。従ってフリ
ップチップ接合の耐久性の向上した、信頼性の高い半導
体装置の提供が可能となる。
（実施例）
以下、図面に従って本発明の詳細な説明する。
第１図は本発明の第１の実施例を示す半導体装置の断面
図である。セラミックス基板３（９２％アルミナセラミ
ックス製）の表面には印刷配線（図示せず）が施してあ
り、この面４（半導体素子取付は面）に対向するように
シリコン半導体素子１の回路形成面５が位置している。
図である。セラミックス基板３（９２％アルミナセラミ
ックス製）の表面には印刷配線（図示せず）が施してあ
り、この面４（半導体素子取付は面）に対向するように
シリコン半導体素子１の回路形成面５が位置している。
この両方の面４゜５は、バンプ７（ハンダ材料−５ｎ
（６４％）／Ｐｂ／Ａｕ−）により素子側のポンディン
グパッド９ （Ａｆｆ製）と基板側のポンディングパッ
ド１０ （タングステンを主体とする導体に、Ｎｉ２μ
ｒｎ、 ＡＱ １．５／Ｊをメツキ付けしたもの）で電
気的及び力学的に接合されている。そして半導体素子１
の回路非形成面６上には板状の補強材２（セラミックス
製）が接着剤８により固着されている。
（６４％）／Ｐｂ／Ａｕ−）により素子側のポンディン
グパッド９ （Ａｆｆ製）と基板側のポンディングパッ
ド１０ （タングステンを主体とする導体に、Ｎｉ２μ
ｒｎ、 ＡＱ １．５／Ｊをメツキ付けしたもの）で電
気的及び力学的に接合されている。そして半導体素子１
の回路非形成面６上には板状の補強材２（セラミックス
製）が接着剤８により固着されている。
以−Ｌのような構造とすることにより、例えば補強材の
表面に外力が加わった場合、補強材がこの外力を全ての
半導体素子に分散させるため、特定のバンプに過大な力
がかかることがなくなる。また、例えば本実施例の半導
体装置が曲げや捩りの応力を受けたとしても、補強材が
これらの応力を吸収するために、バンプ番への影響は極
力抑えられる。従って、安定性の高い半導体装置が実現
す ・る。
表面に外力が加わった場合、補強材がこの外力を全ての
半導体素子に分散させるため、特定のバンプに過大な力
がかかることがなくなる。また、例えば本実施例の半導
体装置が曲げや捩りの応力を受けたとしても、補強材が
これらの応力を吸収するために、バンプ番への影響は極
力抑えられる。従って、安定性の高い半導体装置が実現
す ・る。
第２図、第３図は本発明の第２の実施例を示す半導体装
置の断面図及び上面図である。この実施例では複数の半
導体素子１上に固着される補強材２に複数の穴１１が設
けてあり、半導体素子１の回路非形成面６が一部露出し
た構造となっているが、その他の構造は第１の実施例と
同様である。
置の断面図及び上面図である。この実施例では複数の半
導体素子１上に固着される補強材２に複数の穴１１が設
けてあり、半導体素子１の回路非形成面６が一部露出し
た構造となっているが、その他の構造は第１の実施例と
同様である。
以上のような構造としても、補強材が半導体素子間のす
きまを覆うように固着されているため、第１の実施例と
同様に外力や曲げ、捩りの応力に対してバンプへの影響
を極力抑える働きをする。
きまを覆うように固着されているため、第１の実施例と
同様に外力や曲げ、捩りの応力に対してバンプへの影響
を極力抑える働きをする。
更に、半導体素子として半導体感圧素子を用いた場合、
前記複数の穴を利用して外部の圧力を素子に伝達するこ
とが可能となり、装置を触覚センサとして使用する場合
に極めて有益である。
前記複数の穴を利用して外部の圧力を素子に伝達するこ
とが可能となり、装置を触覚センサとして使用する場合
に極めて有益である。
以上のように本発明においては、フリップチップ接合の
耐久性が向上した信頼性の高い半導体装置が実現する。
耐久性が向上した信頼性の高い半導体装置が実現する。
第１図は本発明の第１の実施例を示す半導体装置の断面
図、第２図、第３図は本発明の第２の実施例を示す半導
体装置の断面図及び上面図である。 １・・・半導体素子 ２・・・補強材３・・
・セラミックス基板 ５・・・半導体素子の回路形成面 ６・・・半導体素子の回路非形成面 ７・・・バンプ ８・・・接着剤代理人
弁理士 則 近 憲 佑 同 松山光之 第１図 ？ 第２図 第３図
図、第２図、第３図は本発明の第２の実施例を示す半導
体装置の断面図及び上面図である。 １・・・半導体素子 ２・・・補強材３・・
・セラミックス基板 ５・・・半導体素子の回路形成面 ６・・・半導体素子の回路非形成面 ７・・・バンプ ８・・・接着剤代理人
弁理士 則 近 憲 佑 同 松山光之 第１図 ？ 第２図 第３図
Claims (1)
- セラミックス基板と、このセラミックス基板上にフリッ
プチップ実装した複数の半導体素子と、これら半導体素
子の前記セラミックス基板に対向しない側の面に固着さ
れ、少なくとも半導体素子間のすきまを覆う補強材とか
らなることを特徴とするフリップチップ実装を用いた半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021197A JPH01196842A (ja) | 1988-02-02 | 1988-02-02 | フリップチップ実装を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021197A JPH01196842A (ja) | 1988-02-02 | 1988-02-02 | フリップチップ実装を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196842A true JPH01196842A (ja) | 1989-08-08 |
Family
ID=12048242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021197A Pending JPH01196842A (ja) | 1988-02-02 | 1988-02-02 | フリップチップ実装を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166773A (en) * | 1989-07-03 | 1992-11-24 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| US5209390A (en) * | 1989-07-03 | 1993-05-11 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| KR100344833B1 (ko) * | 2000-04-03 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그의 제조방법 |
-
1988
- 1988-02-02 JP JP63021197A patent/JPH01196842A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166773A (en) * | 1989-07-03 | 1992-11-24 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| US5209390A (en) * | 1989-07-03 | 1993-05-11 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| KR100344833B1 (ko) * | 2000-04-03 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그의 제조방법 |
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