JPH05251513A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】 ICの電極接続を配線パターン形成と同時に
実施し、ボンディングエリアの縮小と工程の簡素化、低
価格化を図る。 【構成】 半導体装置において、基板2の表面に形成さ
れる凹部2aと、該凹部2aに搭載され、表面にボンデ
ィングパッド4が形成されるIC1と、前記基板2とI
C1の隙間を埋める樹脂3と、前記基板2、IC1及び
樹脂3のそれぞれの表面が同一平面に形成され、同時に
前記ボンディングパッド4との接続を行うように形成さ
れる配線パターン5とを設ける。
実施し、ボンディングエリアの縮小と工程の簡素化、低
価格化を図る。 【構成】 半導体装置において、基板2の表面に形成さ
れる凹部2aと、該凹部2aに搭載され、表面にボンデ
ィングパッド4が形成されるIC1と、前記基板2とI
C1の隙間を埋める樹脂3と、前記基板2、IC1及び
樹脂3のそれぞれの表面が同一平面に形成され、同時に
前記ボンディングパッド4との接続を行うように形成さ
れる配線パターン5とを設ける。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、IC(集積回路)と配線パターンの電気的接続部の
構造に関するものである。
に、IC(集積回路)と配線パターンの電気的接続部の
構造に関するものである。
【0002】
【従来の技術】従来、このような分野の技術としては、
例えば、「高密度ハンダバンプ電極形成とその接続技術
開発」沖電気研究開発 昭和63年4月,第138号,
Vol.55,No.2,第45頁〜第50頁に記載さ
れるものがあった。即ち、従来のICの高密度実装には
TAB(Tape Automated Bondin
g)法、ワイヤボンディング法、フリップチップ法等が
用いられてきた。
例えば、「高密度ハンダバンプ電極形成とその接続技術
開発」沖電気研究開発 昭和63年4月,第138号,
Vol.55,No.2,第45頁〜第50頁に記載さ
れるものがあった。即ち、従来のICの高密度実装には
TAB(Tape Automated Bondin
g)法、ワイヤボンディング法、フリップチップ法等が
用いられてきた。
【0003】そこで、従来のワイヤボンディング法で
は、IC上の電極から配線パターン上へ、Auなどの金
属細線で結線することで電気接続を行うようにしてい
る。また、フリップチップ法ではIC上の電極が半田な
どのボールで形成されており、ICの半田ボール部を下
にして、配線パターン上に前記半田ボールが位置するよ
うにして半田を溶融し、電気接続を行う。
は、IC上の電極から配線パターン上へ、Auなどの金
属細線で結線することで電気接続を行うようにしてい
る。また、フリップチップ法ではIC上の電極が半田な
どのボールで形成されており、ICの半田ボール部を下
にして、配線パターン上に前記半田ボールが位置するよ
うにして半田を溶融し、電気接続を行う。
【0004】TAB法ではIC上の電極をテープキャリ
アに形成された電極に同時に接続し、更に、前記テープ
キャリアのもう一方の電極を配線パターンに同時に接続
することで電気接続を行うようにしている。
アに形成された電極に同時に接続し、更に、前記テープ
キャリアのもう一方の電極を配線パターンに同時に接続
することで電気接続を行うようにしている。
【0005】
【発明が解決しようとする課題】しかしながら、以上述
べたワイヤボンディング法やTAB法では、ICの電極
と絶縁基板の配線パターンと接続するために、接続用の
別の導体を介さなければならない。そのためにボンディ
ングするのに大きなスペースが必要であり、また特殊な
ボンディング装置が必要であった。
べたワイヤボンディング法やTAB法では、ICの電極
と絶縁基板の配線パターンと接続するために、接続用の
別の導体を介さなければならない。そのためにボンディ
ングするのに大きなスペースが必要であり、また特殊な
ボンディング装置が必要であった。
【0006】一方、フリップチップ法ではICの電極上
に半田バンプを形成するため、ICが高価となり、また
ボンディング面が絶縁基板側となるため、接続の信頼性
の確認が難しい等の問題点があった。本発明は、上記問
題点を除去し、ICの電極接続を配線パターン形成と同
時に実施し、ボンディングエリアの縮小と工程の簡素
化、低価格化、高信頼性に優れた半導体装置を提供する
ことを目的とする。
に半田バンプを形成するため、ICが高価となり、また
ボンディング面が絶縁基板側となるため、接続の信頼性
の確認が難しい等の問題点があった。本発明は、上記問
題点を除去し、ICの電極接続を配線パターン形成と同
時に実施し、ボンディングエリアの縮小と工程の簡素
化、低価格化、高信頼性に優れた半導体装置を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置において、絶縁基板の表面に
形成される凹部と、該凹部に搭載され、表面にボンディ
ングパッドが形成されるICと、前記絶縁基板とIC間
の凹部を埋める絶縁物と、前記絶縁基板、IC及び絶縁
物のそれぞれの表面が同一平面に形成され、同時に前記
ボンディングパッドとの接続を行うように形成される配
線パターンとを設けるようにしたものである。
成するために、半導体装置において、絶縁基板の表面に
形成される凹部と、該凹部に搭載され、表面にボンディ
ングパッドが形成されるICと、前記絶縁基板とIC間
の凹部を埋める絶縁物と、前記絶縁基板、IC及び絶縁
物のそれぞれの表面が同一平面に形成され、同時に前記
ボンディングパッドとの接続を行うように形成される配
線パターンとを設けるようにしたものである。
【0008】また、絶縁基板の表面に搭載され、表面に
ボンディングパッドが形成されるICと、該ICの周囲
を埋める絶縁物と、前記IC及び絶縁物のそれぞれの表
面が同一平面に形成され、同時に前記ボンディングパッ
ドとの接続を行うように形成される配線パターンとを設
けるようにしたものである。
ボンディングパッドが形成されるICと、該ICの周囲
を埋める絶縁物と、前記IC及び絶縁物のそれぞれの表
面が同一平面に形成され、同時に前記ボンディングパッ
ドとの接続を行うように形成される配線パターンとを設
けるようにしたものである。
【0009】
【作用】本発明によれば、例えば、図1及び図2に示す
ように、IC1の上面のボンディングパッド4と配線
パターン5の面を、同じ平面となるように形成する。
その平面上に印刷又はフォトリソ(蒸着、スパッタ、エ
ッチング)でIC1のボンディングパッド4の接続も含
めて、配線パターン5を一体的に形成する。即ち、絶縁
基板上に実装されるボンディングパッドが形成されるI
Cと、周囲の表面を同一の平面となるように構成したの
で、印刷、フォトリソ等により連続した配線パターンを
形成でき、これと同時にボンディングパッドとの接続を
行うことができる。
ように、IC1の上面のボンディングパッド4と配線
パターン5の面を、同じ平面となるように形成する。
その平面上に印刷又はフォトリソ(蒸着、スパッタ、エ
ッチング)でIC1のボンディングパッド4の接続も含
めて、配線パターン5を一体的に形成する。即ち、絶縁
基板上に実装されるボンディングパッドが形成されるI
Cと、周囲の表面を同一の平面となるように構成したの
で、印刷、フォトリソ等により連続した配線パターンを
形成でき、これと同時にボンディングパッドとの接続を
行うことができる。
【0010】従って、ICのボンディングパッドの電極
接続と基板の配線パターンの形成を同時に行うことがで
き、ボンディングエリアを小さくすることができ、半導
体装置の小形化を図ることができる。
接続と基板の配線パターンの形成を同時に行うことがで
き、ボンディングエリアを小さくすることができ、半導
体装置の小形化を図ることができる。
【0011】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。図1は本発明の実施例を示す半導体装置の平
面図、図2は図1のA−A′線断面図である。これらの
図において、1はIC、2は基板、3はその基板2とI
C1との隙間を埋める樹脂、4はボンディングパッド、
5は配線パターンである。
説明する。図1は本発明の実施例を示す半導体装置の平
面図、図2は図1のA−A′線断面図である。これらの
図において、1はIC、2は基板、3はその基板2とI
C1との隙間を埋める樹脂、4はボンディングパッド、
5は配線パターンである。
【0012】ここで、基板2とIC1の上面が同じ平面
となるように基板2に凹部2aを形成し、該凹部2aに
IC1を配置して固定する。IC1と基板2の隙間は樹
脂3で埋める。このように構成することにより、IC1
のボンディングパッド4と基板2は同一平面上にあり、
続いているので、印刷、フォトリソ等で連続した配線パ
ターン5を形成することができ、IC1のボンディング
パッド4から基板2の配線パターン5への電極接続を同
時に実施することができる。なおIC1の表面は、ボン
ディングパッド4上を除いてパッシべーション膜(表面
安定化膜)に覆われているため、配線パターン5との電
気的絶縁は確保できる。
となるように基板2に凹部2aを形成し、該凹部2aに
IC1を配置して固定する。IC1と基板2の隙間は樹
脂3で埋める。このように構成することにより、IC1
のボンディングパッド4と基板2は同一平面上にあり、
続いているので、印刷、フォトリソ等で連続した配線パ
ターン5を形成することができ、IC1のボンディング
パッド4から基板2の配線パターン5への電極接続を同
時に実施することができる。なおIC1の表面は、ボン
ディングパッド4上を除いてパッシべーション膜(表面
安定化膜)に覆われているため、配線パターン5との電
気的絶縁は確保できる。
【0013】このように、基板2とIC1は樹脂3も含
めて平面的に構成され、配線パターン5も平面的な配線
にすることができる。つまり、 IC1の上面のボンディングパッド4と基本となる配
線パターン5の面を、同じ平面となるように形成する。 その平面上に印刷又はフォトリソ(蒸着、スパッ
タ、エッチング)でIC1のボンディングパッド4の接
続も含めて、配線パターン5を一体的に形成するように
したものである。
めて平面的に構成され、配線パターン5も平面的な配線
にすることができる。つまり、 IC1の上面のボンディングパッド4と基本となる配
線パターン5の面を、同じ平面となるように形成する。 その平面上に印刷又はフォトリソ(蒸着、スパッ
タ、エッチング)でIC1のボンディングパッド4の接
続も含めて、配線パターン5を一体的に形成するように
したものである。
【0014】なお、上記実施例では基板2とIC1の隙
間を樹脂3により埋めるようにしているが、これに限定
するものではなく、他の樹脂以外の絶縁物を充填するよ
うにしてもよい。図3は本発明の他の実施例を示す半導
体装置の平面図、図4は図3のB−B′線断面図であ
る。
間を樹脂3により埋めるようにしているが、これに限定
するものではなく、他の樹脂以外の絶縁物を充填するよ
うにしてもよい。図3は本発明の他の実施例を示す半導
体装置の平面図、図4は図3のB−B′線断面図であ
る。
【0015】これらの図において、基板11の上に上面
にボンディングパッド13を有するIC10を搭載し、
樹脂12をIC10の上面と同じ平面となるように形成
し、その平面上に配線パターン14を形成する。このよ
うに、構成することにより、ICのボンディングパッド
の電極接続と基板の配線パターンの形成を同時に行うこ
とができる。
にボンディングパッド13を有するIC10を搭載し、
樹脂12をIC10の上面と同じ平面となるように形成
し、その平面上に配線パターン14を形成する。このよ
うに、構成することにより、ICのボンディングパッド
の電極接続と基板の配線パターンの形成を同時に行うこ
とができる。
【0016】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【0017】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ICのボンディングパッドの電極接続と基板の配
線パターンの形成を同時に行うことができる。そのため
にボンディングエリアを小さくすることができ、半導体
装置の小形化を図ることができる。
れば、ICのボンディングパッドの電極接続と基板の配
線パターンの形成を同時に行うことができる。そのため
にボンディングエリアを小さくすることができ、半導体
装置の小形化を図ることができる。
【0018】また、特殊なボンディング装置も不要とな
り、工程の簡素化、低コスト化を図ることができる。更
に、接続の信頼性の確認も容易に行うことができると共
に、接続部の配線長も短くすることができるため、高速
動作が可能な半導体装置を得ることができる。
り、工程の簡素化、低コスト化を図ることができる。更
に、接続の信頼性の確認も容易に行うことができると共
に、接続部の配線長も短くすることができるため、高速
動作が可能な半導体装置を得ることができる。
【図1】本発明の実施例を示す半導体装置の平面図であ
る。
る。
【図2】図1のA−A′線断面図である。
【図3】本発明の他の実施例を示す半導体装置の平面図
である。
である。
【図4】図3のB−B′線断面図である。
1,10 IC 2,11 基板 2a 凹部 3 隙間を埋める樹脂 4,13 ボンディングパッド 5,14 配線パターン 12 樹脂
Claims (2)
- 【請求項1】(a)絶縁基板の表面に形成される凹部
と、 (b)該凹部に搭載され、表面にボンディングパッドが
形成されるICと、 (c)前記絶縁基板と前記IC間の凹部を埋める絶縁物
と、 (d)前記絶縁基板、前記IC及び絶縁物のそれぞれの
表面が同一平面に形成され、同時に前記ボンディングパ
ッドとの接続を行うように形成される配線パターンとを
具備することを特徴とする半導体装置。 - 【請求項2】(a)絶縁基板の表面に搭載され、表面に
ボンディングパッドが形成されるICと、 (b)該ICの周囲を埋める絶縁物と、 (c)前記IC及び絶縁物のそれぞれの表面が同一平面
に形成され、同時に前記ボンディングパッドとの接続を
行うように形成される配線パターンとを具備することを
特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3123368A JPH05251513A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
EP19920109134 EP0516170A3 (en) | 1991-05-28 | 1992-05-29 | Semiconductor chip mounted circuit board assembly and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3123368A JPH05251513A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05251513A true JPH05251513A (ja) | 1993-09-28 |
Family
ID=14858856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3123368A Withdrawn JPH05251513A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0516170A3 (ja) |
JP (1) | JPH05251513A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005197610A (ja) * | 2004-01-09 | 2005-07-21 | Sony Corp | 微小構造体のアッセンブリ方法および装置ならびに電子応用装置の製造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0157857B1 (ko) * | 1992-01-14 | 1998-12-01 | 문정환 | 반도체 패키지 |
US5696666A (en) * | 1995-10-11 | 1997-12-09 | Motorola, Inc. | Low profile exposed die chip carrier package |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3380082D1 (en) * | 1982-10-21 | 1989-07-20 | Abbott Lab | A method of establishing electrical connections at a semiconductor device |
US4866501A (en) * | 1985-12-16 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Wafer scale integration |
US4989063A (en) * | 1988-12-09 | 1991-01-29 | The United States Of America As Represented By The Secretary Of The Air Force | Hybrid wafer scale microcircuit integration |
DE3925604A1 (de) * | 1989-08-02 | 1991-02-07 | Siemens Ag | Kontaktierung von ungehaeusten halbleiterschaltungen auf substraten |
-
1991
- 1991-05-28 JP JP3123368A patent/JPH05251513A/ja not_active Withdrawn
-
1992
- 1992-05-29 EP EP19920109134 patent/EP0516170A3/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005197610A (ja) * | 2004-01-09 | 2005-07-21 | Sony Corp | 微小構造体のアッセンブリ方法および装置ならびに電子応用装置の製造方法 |
JP4534491B2 (ja) * | 2004-01-09 | 2010-09-01 | ソニー株式会社 | 電子応用装置の製造方法およびマイクロロッドトランジスタのアッセンブリ方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0516170A2 (en) | 1992-12-02 |
EP0516170A3 (en) | 1993-04-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |