JPS6041728Y2 - 半導体装置 - Google Patents

半導体装置

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JPS6041728Y2
JPS6041728Y2 JP1979179082U JP17908279U JPS6041728Y2 JP S6041728 Y2 JPS6041728 Y2 JP S6041728Y2 JP 1979179082 U JP1979179082 U JP 1979179082U JP 17908279 U JP17908279 U JP 17908279U JP S6041728 Y2 JPS6041728 Y2 JP S6041728Y2
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JP
Japan
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chip
bumps
wiring
bump
present
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JP1979179082U
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JPS5696631U (ja
Inventor
健一 大野
Original Assignee
超エル・エス・アイ技術研究組合
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Publication date
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2924/10155—Shape being other than a cuboid
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    • H01L2924/3511—Warping

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  • Wire Bonding (AREA)

Description

【考案の詳細な説明】 本考案は、素子や形成されたチップ上に複数のパップを
有する半導体装置に関する。
半導体装置には素子の各電極と例えばセラミック基板上
に形成された配線との接続を行なう場合に、金やアルミ
ニウム等のワイヤを用いるものや、チップ上にバンプと
呼ばれるハンダを設け、このバンプを直接、配線に接続
するものなどがある。
第１図ａはこのようなバンプを有する従来のチップの平
面図であり、素子の詳細は省略しである。
一般にこの種のチップには図のように多数のバンプが設
けられており、それぞれ配線と接続される。
第１図すは第１図ａのＡ−Ａ’断面についてチップ１を
セラミック基板５上に形成された配線６．７，８とバン
プ２，３，４により接続した状態を示す図である。
このチップは半導体装置の大規模化に伴なってサイズが
大きくなる傾向にあるがこれによりチップの大きなそり
が生じやすくなる。
このようなそりが生じると第１図すに示されるように、
例えばチップの中央部がくぼんだ場合、バンプ３が配線
７に接続されない状態が生じてしまう。
本考案は、従来のこのような欠点を解決し、チップにそ
りがあってもバンプが配線に正しく接続される半導体装
置を提供することを目的とする。
このような本考案の特徴は、素子が形成されたチップ上
に複数のバンプを有する半導体装置において、該チップ
のそりに応じて該バンプの大きさを異ならしめたことに
ある。
以下、本考案の一実施例を図面を用いて説明する。
第２図ａは本考案による半導体装置のチップの平面図で
あり、第２図すは第２図ａのチップを配線に接続した状
態での第２図ａのＢ−Ｂ’断面図である。
本考案においては、第２図ａに示すようにチップのそり
に応じてバンプの大きさを異ならせている。
つまり、チップのそりをニュートンリングを利用したフ
ラットネステスタを用いて検出し、第２図すに示すよう
にチップの中央部がくぼんでいる場合にはそのくぼみの
量に応じて中央部のバンプ３をチップの周縁部のバンプ
２，４よりも大きくする。
これはバンプの形成に先立ってバンプ形戊領域に設ける
メタライズ層（例えばクロム−銅−金の三層から成る）
の大きさを異ならせておくことにより、ハンダ浴槽に浸
して引上げればメタライズ層の大きさに応じた寸法のバ
ンプが形成されるので、これを利用してチップ周縁部よ
りも中央部のメタライズ層を大きくしておくことにより
実現出来る。
これにより、第２図すに示すようにバンプの先端位置は
一平面上に位置することになるので、いずれのバンプも
確実に対応する配線に接続される。
以上説明したように、本考案によればチップがそりを有
していてもバンプと配線は確実に接続されるので、半導
体装置の製造に際して歩留りの向上が図られる。
【図面の簡単な説明】
第１図ａは従来の半導体装置におけるチップの平面図、
第１図すは第１図ａのチップを外部の配線に接続した状
態でのＡ−Ａ’断面図、第２図ａは本考案による半導体
装置の一実施例におけるチップの平面図、第２図すは第
２図ａのチップを外部の配線に接続した状態でのＢ −
Ｂ’断面図を示す。 図において、１はチップ、２． ３． ４はバンプを示
す。

Claims (1)

    【実用新案登録請求の範囲】
  1. チップに複数の接続電極を備え、該複数の接続電極は該
    チップのそりに応じて互いに高さを異ならしめ、高さの
    異なる複数の電極が同一平面に接するようにしたことを
    特徴とする半導体装置。
JP1979179082U 1979-12-24 1979-12-24 半導体装置 Expired JPS6041728Y2 (ja)

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Application Number Priority Date Filing Date Title
JP1979179082U JPS6041728Y2 (ja) 1979-12-24 1979-12-24 半導体装置

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JP1979179082U JPS6041728Y2 (ja) 1979-12-24 1979-12-24 半導体装置

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Publication Number Publication Date
JPS5696631U JPS5696631U (ja) 1981-07-31
JPS6041728Y2 true JPS6041728Y2 (ja) 1985-12-19

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ID=29689587

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JP1979179082U Expired JPS6041728Y2 (ja) 1979-12-24 1979-12-24 半導体装置

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JP3353534B2 (ja) * 1995-04-27 2002-12-03 株式会社日立製作所 電子回路装置及び電子回路部品

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JPS5696631U (ja) 1981-07-31

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