JPS5844593Y2 - ビ−ム・リ−ド型半導体装置 - Google Patents

ビ−ム・リ−ド型半導体装置

Info

Publication number
JPS5844593Y2
JPS5844593Y2 JP1977128003U JP12800377U JPS5844593Y2 JP S5844593 Y2 JPS5844593 Y2 JP S5844593Y2 JP 1977128003 U JP1977128003 U JP 1977128003U JP 12800377 U JP12800377 U JP 12800377U JP S5844593 Y2 JPS5844593 Y2 JP S5844593Y2
Authority
JP
Japan
Prior art keywords
beam lead
semiconductor device
type semiconductor
lead
lead type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1977128003U
Other languages
English (en)
Other versions
JPS5453360U (ja
Inventor
秀文 竹内
清行 鶴宮
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP1977128003U priority Critical patent/JPS5844593Y2/ja
Publication of JPS5453360U publication Critical patent/JPS5453360U/ja
Application granted granted Critical
Publication of JPS5844593Y2 publication Critical patent/JPS5844593Y2/ja
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【考案の詳細な説明】 本考案は、ビーム・リードに曲りやねじれが生じない構
造を有するビーム・リード型半導体装置に関する。
従来、信頼性の高い半導体装置としてビーム・リード型
半導体装置が知られている。
第1図は、この型式の半導体装置の要部平面図、第2図
は要部側断面図を表わしている。
図に於いて、1は半導体チップ、2はビーム・リード、
3は例えば二酸化シリコン絶縁膜、4は例えばシリコン
半導体基板をそれぞれ示す。
前記のような半導体装置は混成集積回路装置に実装され
ることが多い。
その場合、半導体装置は、所謂ハイブリッド基板にアッ
プ・サイドダウンの状態で載置され、ビーム・リード2
がハイブリッド基板上の電極配線にボンディングされる
この作業は所謂ボンダで行なわれ、その場合、ビーム・
リード2は全部或いは適当本数を一括し、1本の熱圧着
部材を用いて同時にボンディングするようにしている。
ところで、前記作業の円滑な実施を可能にする為には、
多数のビーム・リード2のそれぞれに曲りがあったり、
捩れがあってはならない。
しかしながら、ビーム・リード2は僅かな間隙を置いて
多数が突出していること、また、幅が50〜100μm
と細いものであること等から装置同志の一寸したからみ
合い、衝撃等で曲りや捩れを生ずることが多く、折角、
何段階もの工程を経て完成された装置をポンチ゛イング
の不良で無駄にしてしまう。
本考案は、多数のビーム・リードを有する半導体装置で
あっても、それ等ビーム・リードに曲りや捩れを発生す
ることがないように、また、装置同志のからみ合いが起
ないようにするものであり、以下これを詳細に説明する
一般に、ビーム・リード型半導体装置は、ウェハの状態
からチップ化する際、スクライビング・アンド・クラッ
キング法は採用することができず、ウェハ裏面、即ち、
半導体基板4側の一部をエツチングして除去することに
依りチップに分割している。
本考案ビーム・リード型半導体装置では、前記ウェハか
らチップに分断する際に、ウェハの一部を除去せずに残
留させ、その残留ウェハで各ビーム・リードを連結した
構成が基本になっている。
残留させるウェハの一部はビーム・リードに於けるボン
ディング部分の下側に存在する部分が好ましい。
第3図は本考案の一実施例の要部平面図、第4図はその
要部側断面図である。
尚、各図では、第1図及び第2図に関して説明した部分
と同部分を同記号で指示しである。
本実施例が前記従来例と相違する点は、ビーム・リード
2のボンディング部分下側にウェハの一部を残留させビ
ーム・リード連結部5としたことである。
尚、このような加工を行なうことは極めて容易であり、
半導体ウェハをチップ化する為のエツチング・マスクの
パターンを若干改変するのみで良い。
また、この装置をハイブリッド基板に実装するには、通
常のように、ハイブリッド基板の所定部分に装置をアッ
プ・サイド・ダウンにして載置し、ビーム・リード連結
部5にボンダの熱圧着部材を当接し、そのビーム・リー
ド連結部5を介してビーム・リード2の加熱、加圧を行
なってボンディングする。
以上の説明で判るように、本考案に依れば、多数のビー
ム・リードが、ビーム・リード連結部で連結されている
関係上、ビーム・リードが単独で曲つたり、捩れたりす
る惧れは皆無になり、ボンダに依るポンチ゛イングが失
敗することは殆んどなくなる。
また、ビーム・リード連結部で連結されたビーム・リー
ド全体が若干量ることはあっても、その曲りはボンダの
熱圧着部材の当接で容易に補正される。
更にまた、その熱圧着部材は比較的厚みのあるビーム・
リード連結部を介してビーム・リードを押圧するもので
あるから、圧力を均一に加えるのに有効である。
【図面の簡単な説明】
第1図及び第2図は従来例の要部平面図及び要部側断面
図、第3図及び第4図は本考案−実施例の要部平面図及
び要部側断面図である。 図に於いて、1はチップ、2はビーム・リード、3は絶
縁膜、4は基板、5はビーム・リード連結部である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体ウェハを分割して得た半導体チップと、該半導体
    チップから導出されたビーム・リードと、該ビーム・リ
    ードのボンディング部分近傍であって該ビーム・リード
    が導出された半導体チップの辺に沿って前記半導体ウェ
    ハの一部を帯状に残留させて形成され且つ該ビーム・リ
    ードに共通に接続されたビーム・リード連結部とを備え
    てなることを特徴とするビーム・リード型半導体装置。
JP1977128003U 1977-09-22 1977-09-22 ビ−ム・リ−ド型半導体装置 Expired JPS5844593Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1977128003U JPS5844593Y2 (ja) 1977-09-22 1977-09-22 ビ−ム・リ−ド型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1977128003U JPS5844593Y2 (ja) 1977-09-22 1977-09-22 ビ−ム・リ−ド型半導体装置

Publications (2)

Publication Number Publication Date
JPS5453360U JPS5453360U (ja) 1979-04-13
JPS5844593Y2 true JPS5844593Y2 (ja) 1983-10-08

Family

ID=29091274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1977128003U Expired JPS5844593Y2 (ja) 1977-09-22 1977-09-22 ビ−ム・リ−ド型半導体装置

Country Status (1)

Country Link
JP (1) JPS5844593Y2 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4999479A (ja) * 1973-01-29 1974-09-19

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4999479A (ja) * 1973-01-29 1974-09-19

Also Published As

Publication number Publication date
JPS5453360U (ja) 1979-04-13

Similar Documents

Publication Publication Date Title
KR20030075860A (ko) 반도체 칩 적층 구조 및 적층 방법
JP2002110898A (ja) 半導体装置
JPH06244360A (ja) 半導体装置
JPH1092865A (ja) 半導体装置およびその製造方法
JPH05218127A (ja) 半導体装置及びその製造方法
JPH08306724A (ja) 半導体装置およびその製造方法ならびにその実装方法
JPH03293740A (ja) 半導体装置の接続方法
JPS5844593Y2 (ja) ビ−ム・リ−ド型半導体装置
JPH08148635A (ja) 半導体装置
JP3670371B2 (ja) 半導体装置およびその製造方法
JPH10214933A (ja) 半導体装置とその製造方法
JPS61287238A (ja) 半導体装置の製造方法
JP2890621B2 (ja) 混成集積回路装置
US20220005782A1 (en) Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame
JPS5930538Y2 (ja) 半導体装置
JPH06112402A (ja) 半導体装置
JPS6041728Y2 (ja) 半導体装置
JP2600898B2 (ja) 薄型パッケージ装置
JPH08250545A (ja) 半導体装置およびその製造方法
JPS5828359Y2 (ja) 半導体集積回路装置
JPH0511661B2 (ja)
JPH0720924Y2 (ja) 半導体装置
JPH09223767A (ja) リードフレーム
JPS63276237A (ja) 基板へのicボンディング方法
KR970007841B1 (ko) 요철형 칩 패드 구조