JPS61287238A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体素子等の高密度、薄型、小型の実装を可
能にする半導体装置の製造方法に関するものである。
従来の技術 近年、ＩＣ，ＬＳＩ等の半導体素子は各種の家庭電化製
品、産業用機器の分野へ導入されている。
これら家庭電化製品、産業用機器は省資源化、省電力化
のためにあるいは利用範囲を拡大させるために、小型化
、薄型化のいわゆるポータプル化が促進されてきている
。
半導体素子においてもポータプル化に対応するために、
パッケージングの小型化、薄型化が要求されてきている
。拡散工程、電極配線工程の終了したシリコンスライス
は半導体素子単位のチップに切断され、チップの周辺に
設けられたアルミ電極端子から外部端子へ電極リードを
取出して取扱いやすくしまた機械的保護のためにパッケ
ージングされる。通常、これら半導体素子のパフケージ
ングにはデュアルインライン（ＤＩＬ）、チンプキャリ
ャ、フリップチップ、テープキャリヤ方式等が用いられ
ているが、ＤＩＬ、チップキャリヤの如きは半導体素子
の電極端子から外部端子へは２６〜３５μφのＡｕまた
はＡｌの極細線で一本づつ順次接続するものである。こ
のために、半導体素子上の電極端子数が増大するにした
がい、接続の箇所の信頼度は低下するばかりか、外部端
子の数もこれにしたがって一定間隔で増大するため、パ
ッケージングの大きさも増大する。
メモリーやマイクロコンピュータ用のＬＳＩと連結して
いるＩｌｏの如きＬＳＩでは機能数の増大とともに、電
極端子数も６０〜１０ｏ端子と著しるしく増大してしま
い、前述した如く、パッケージングの大きさは、わずか
数１０−の半導体素子を取扱うのに数１０ｃｍｊと大き
くなってしまう。
このことは小型化、薄型化の機器の促進を妨げるもので
あった。
これら半導体素子を高密度に小型、薄型に実装する方法
として従来第２図に示すような方法がある。第２図（→
においては、配線パターン２を有する配線基板１上に半
導体素子３，３′を固定し、半導体素子３，３′のアル
ミ電極４，４′と配線パターし、ワイヤーで接続する方
法であって、この方法＼においては、ワイヤーの位置が
半導体素子より高くなり薄型の実装が困難であるばかり
か接続するために半導体素子３，３′の電極４，４′と
配線パターン２を含む領域を必要とし、平面的な実装面
積が増大し、小型化しにくいという欠点がある。
また第２図（ｂ）の寸法は半導体素子３，３′のアルミ
電極４，４′上に金属突起６，６′を形成し、これにフ
ィルムリード７．７′を接合せしめ、配線基板１の配線
パターン２と前記フィルムリード７．７′とを接続する
ものである。
この方法は半導体素子４，４′に金属突起６．６′を形
成するために、蒸着工程、フォトリソ工程、エッチング
工程、メッキ処理工程等を必要とするために半導体素子
４，４′の歩留りを低下せしめるばかりか、実装コスト
を高くするものである。また第２図（→の方法と同じく
、フィルムリード７を配線パターン２に接合するための
領域を必要とするために平面的な実装面積が増大し、小
型化しにくいという欠点があった。
発明が解決しようとする問題点 従来の方法においては、実装面積が増大し、薄型、小型
に実装することが困難であるばかりか、実装コストも増
大するものであった。本発明は実装コストが安価で、高
密度に実装する方法を提供するものである。
問題点を解決するための手段 絶縁基板上に配線パターンを形成し、この配線パターン
の所定の位置で、半導体素子の電極と対応した位置に金
属突起を形成し、この金属突起に半導体素子の電極を加
圧・加熱させることにより、前記配線パターンと半導体
素子の電極とを接合せんとするものである。
がＡｌ　材で、金属突起がＡｕで構成されるならば、半
導体素子の電極と配線パターンとはＡｕ　　突起を介し
てＡｕ−Ａｌの合金で接合され、実装面積も半導体素子
の平面積のみとなり、かつ半導体素子の電極に何がしか
の処理をする必要がない。
実施例 以下に、第１図を用いて本発明の詳細な説明する。ガラ
ス、セラミックもしくは耐熱性樹脂等の絶縁性基板１ｏ
上にはなくとも半導体素子の電極と対応した位置を含み
配線パターン１１を形成する（第１図ａ）。前記配線パ
ターン１１はＣｕ。
Ｐｔ　、Ｐｄ　、Ａｇ　、Ａｕ　、Ａｌ　、Ｎｉ等の導
電性材料を光蝕刻して形成する。次いで半導体素子の電
極と対応した位置に金属突起１２を形成する（第１図ｂ
）。前記金属突起１２は、半導体素子の電極や配線パタ
ーンの材料と合金を形成しやすい材料でメッキ法とより
形成され、例えば、半導体素子の電極力漬ｌならばＡｕ
　　が用いられ、厚さは６〜４０μｍである。また前記
金属突起１２は配線パターン１１に対しメッキ形成時に
おいて比較的、メッキ付着強度が弱い方が後述する工程
の効果を高める上で望ましいものであるから、メッキ前
の下地処理等は実施しない。
次に、半導体素子１３　、１３’の各々の電極１４゜１
４′と基板１ｏ上の金属突起１２とを位置合せし、加圧
・加熱１５　、１５’を行なう（第１図Ｃ）。ここで半
導体素子１３　、１３’の各々の電極１４　、１４’は
、何らの処理をしていなくて、Ａ／　電極である。
加圧・加熱１５　、１５’は、３００〜５ｒｓｏ’ｃの
鳥度で加圧力は前記金属突起の平面積が５ｏｘｓ。
μｍ程度の場合、−金属突起あたり３０〜１６０１であ
った。この加圧・加熱により、前記金属突起１２は配線
パターン１１と半導体素子１３゜１３′の各々の電極１
４　、１４’との間で押しつぶされる。前記金属突起１
２は配線パターン１１に対し、メッキ形成時に付着強度
が弱いから、加圧により、容易に押拡げられ、かつ半導
体素子のＭ電極に表面に形成されている酸化物も押拡げ
ることになり、Ｍ電極表面の新鮮なＡｌ　　と金属突起
とは容易に合金（例えば金属突起がＡｕ　ならば、Ａｕ
−Ａ１合金を形成する）を形成し、接合強度を増すこと
になる。一方、配線パターンに対しては、高温下で加圧
されるから、これもまた配線パターンと金属突起との合
金を促進し、高い接合強度を得ることになる。この状態
を第１図（→に示した。
発明の詳細 な説明した本発明によれば、次のような効果を得ること
ができる。
（１）半導体素子の電極に無処理で実装できるので、製
造コストが安価で、歩留りが高く、かつ、容易も に実用化できる功である。
（２）また、半導体素子の電極と基板の配線パターンと
を接続するのに、従来必要としていた接続領域が不用で
、いわゆるチップサイズでの接続を実現できるので、小
型、薄型の半導体装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例における半導体装置の製造方
法を説明するための工程図、第２図は従来の製造方法を
説明するための断面図である。 １ｏ・・・・・・基板、１１・・・・・・配線パターン
、１２・・・・・・金属突起、１３　、１３’・・・・
・半導体素子、１４゜１４′・・・・・・電極。

Claims (3)

    【特許請求の範囲】
  1. （１）絶縁基板上に配線パターンを形成する工程と、前
    記配線パターン上の半導体素子の電極と対応した位置に
    金属突起を形成する工程と、前記金属突起と半導体素子
    の電極とを位置合せし、加圧・加熱する工程とからなり
    、前記金属突起が押広げられ、前記半導体素子の電極お
    よび配線パターンとを接合することを特徴とする半導体
    装置の製造方法。
  2. （２）配線パターン上の金属突起は、金属突起形成時に
    おいて付着強度が弱いことを特徴とする特許請求の範囲
    第１項記載の半導体装置の製造方法。
  3. （３）配線パターンは、半導体素子の加圧・加熱時にお
    いて、前記金属突起が押広げやすい金属であることを特
    徴とする特許請求の範囲第１項記載の半導体装置の製造
    方法。
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