JPS61212035A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61212035A JPS61212035A JP60053139A JP5313985A JPS61212035A JP S61212035 A JPS61212035 A JP S61212035A JP 60053139 A JP60053139 A JP 60053139A JP 5313985 A JP5313985 A JP 5313985A JP S61212035 A JPS61212035 A JP S61212035A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- semiconductor element
- electrodes
- semiconductor
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に半導体素子の実装構造に特徴
のある半導体装置に関し、回路基板上へ高密度の接続を
可能ならしめるものである。
のある半導体装置に関し、回路基板上へ高密度の接続を
可能ならしめるものである。
従来の技術
近年、ＩＣ，ＬＳＩ等の半導体素子は各種の家庭電化製
品、産業用機器の分野へ導入されている。
品、産業用機器の分野へ導入されている。
これら家庭電化製品、産業用機器は、省資源化。
省電力、高附加価値化あるいは利用範囲を拡大させるた
めに、多機能化、小型化、薄型化のいわゆるポータプル
化が促進されてきている。
めに、多機能化、小型化、薄型化のいわゆるポータプル
化が促進されてきている。
半導体素子においても、かかるポータプル化に対応する
ために、パッケージングの小型化、薄型化が要求されて
きている。拡散工程、電極配線工程の終了したシリコン
スライスは半導体素子単位のチップに切断され、チップ
の周辺に設けられたアルミ電極端子から外部端子へ電極
リードを取出して取扱いやすクシ、また機械的保護のた
めにパッケージングされる。通常、これら半導体素子の
パッケージングには、デュアルインライン（ＤＩＬ）、
チップキャリヤ、フリップチップ、フィルムキャリヤ方
式等が用いられているが、前記した目的のためには、フ
ィルムキャリヤ方式が有望である。
ために、パッケージングの小型化、薄型化が要求されて
きている。拡散工程、電極配線工程の終了したシリコン
スライスは半導体素子単位のチップに切断され、チップ
の周辺に設けられたアルミ電極端子から外部端子へ電極
リードを取出して取扱いやすクシ、また機械的保護のた
めにパッケージングされる。通常、これら半導体素子の
パッケージングには、デュアルインライン（ＤＩＬ）、
チップキャリヤ、フリップチップ、フィルムキャリヤ方
式等が用いられているが、前記した目的のためには、フ
ィルムキャリヤ方式が有望である。
この方式はＩＣ，ＬＳＩのアルミ電極上にＡｕ等の金属
突起を形成し、長尺のポリイミド、エポキシ、ポリエス
テル等のフィルムテープ上ニＣｕ箔でリードを形成し、
前記リードと金属突起とを接合し、次にリードを所定の
寸法に切断する。次に第６図に示す様に、回路基板４上
に形成した配線パターン５と半導体素子１，１′の電極
２から延在したリード３とを接合する。
突起を形成し、長尺のポリイミド、エポキシ、ポリエス
テル等のフィルムテープ上ニＣｕ箔でリードを形成し、
前記リードと金属突起とを接合し、次にリードを所定の
寸法に切断する。次に第６図に示す様に、回路基板４上
に形成した配線パターン５と半導体素子１，１′の電極
２から延在したリード３とを接合する。
半導体素子１，１′は平面的に載置され、リード３は前
記半導体素子１，１′の面方向に導出され、回路基板４
の配線パターン５に接合される。回路基板に実装した厚
さは、殆んど半導体素子の厚さである様に薄型に実装さ
れ、かつ裸の半導体素子をそのまま取扱えるので回路基
板の平面積も小さくなるものである。
記半導体素子１，１′の面方向に導出され、回路基板４
の配線パターン５に接合される。回路基板に実装した厚
さは、殆んど半導体素子の厚さである様に薄型に実装さ
れ、かつ裸の半導体素子をそのまま取扱えるので回路基
板の平面積も小さくなるものである。
発明が解決しようとする問題点
ところがこの様な方法により、ＩＣ，ＬＳＩ等の半導体
素子を従来よりも一層高密度に実装できたとしても、近
年の大容量メモリーや、゛超高密度の回路モジュールを
実現するのは著しるしく困難である。それは従来の如く
平面的に実装する方式においては、半導体素子の数量の
分だけ、平面積が拡がるためである。本発明は多量のＩ
Ｃ，ＬＳＩの半導体素子を平面積を小さくして実装する
ものである。
素子を従来よりも一層高密度に実装できたとしても、近
年の大容量メモリーや、゛超高密度の回路モジュールを
実現するのは著しるしく困難である。それは従来の如く
平面的に実装する方式においては、半導体素子の数量の
分だけ、平面積が拡がるためである。本発明は多量のＩ
Ｃ，ＬＳＩの半導体素子を平面積を小さくして実装する
ものである。
問題点を解決するだめの手段
本発明はフィルムキャリヤ方式で実装した半導体素子を
積層にし、少なくとも積層にした半導体素子の共通電極
のリードをお互いに共用した構成である。
積層にし、少なくとも積層にした半導体素子の共通電極
のリードをお互いに共用した構成である。
作 用
半導体素子が積層された構成であるので、回路基板へ実
装した場合、平面積が半減すると共に、少なくとも共通
電極のリードを共用しているので、回路基板へ接続する
際の接合箇所が著しるしく少なくなるものである。
装した場合、平面積が半減すると共に、少なくとも共通
電極のリードを共用しているので、回路基板へ接続する
際の接合箇所が著しるしく少なくなるものである。
実施例
本発明の一実施例の構成を第１図〜第４図とともに説明
する。まず第１図において、半導体素子２１の電極２２
上に形成した金属突起２３は、長尺のポリイミド、エポ
キシ、ポリエステル等のフィルム２６上にＣｕ箔を蝕刻
して形成したリード２４に接合され、更に、前記リード
２４は、延在する方向で他の半導体素子１１の電極１２
上に形成した金属突起１３と接合されるものである。
する。まず第１図において、半導体素子２１の電極２２
上に形成した金属突起２３は、長尺のポリイミド、エポ
キシ、ポリエステル等のフィルム２６上にＣｕ箔を蝕刻
して形成したリード２４に接合され、更に、前記リード
２４は、延在する方向で他の半導体素子１１の電極１２
上に形成した金属突起１３と接合されるものである。
少なくともリード２４に半導体素子２１と１１の複数の
電極が接合される。すなわちリード２４を共用した構成
である。半導体素子２１．１１の電極で前記リード２４
を共用するのは電源、信号。
電極が接合される。すなわちリード２４を共用した構成
である。半導体素子２１．１１の電極で前記リード２４
を共用するのは電源、信号。
接地等の共通電極である。
次に本実施例装置の製造方法について第２図を用いて説
明する。半導体素子２１のアルミ電極２２上にＴｉ−Ｐ
ｄ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ等のバリヤメタル（多層金
属膜）を介して１０〜３０μｍ 厚のＡｕ突起２３を形
成する。一方長尺のフィルム２６上に形成し、フィルム
の開孔に突出したリード２４は、例えば３５μｍ〜１０
０゛μｍ厚のＣｕ箔を蝕刻加工し、Ｓｎ メッキ処理
しである。リード２４と半導体素子２１のＡｕ突起２３
とを位置合せする（第２図（ａ））。次に加圧、加熱治
具６で加圧、加熱すればリード２４のＳｎとＡｕ突起２
３でＡｕ、Ｓｎの合金を形成し、リード２４とＡｕ 突
起２３とは接合される（第２図（＃）。次に他の半導体
素子１１のアルミ電極１２上に形成したＡｕ突起１３と
、前記半導体素子２１の電極から延在したり−ド２４と
を位置合せし、加圧、加熱治具７で、加圧、加熱せしめ
、リード２４に半導体素子１１のＡｕ 突起１３を接合
する（第２図（ｃ５）。この様にして、第１図の構成を
得る事ができ、リード２４を所定の寸法、長さと切断し
、回路基板の配線パターンに接合するものである。
明する。半導体素子２１のアルミ電極２２上にＴｉ−Ｐ
ｄ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ等のバリヤメタル（多層金
属膜）を介して１０〜３０μｍ 厚のＡｕ突起２３を形
成する。一方長尺のフィルム２６上に形成し、フィルム
の開孔に突出したリード２４は、例えば３５μｍ〜１０
０゛μｍ厚のＣｕ箔を蝕刻加工し、Ｓｎ メッキ処理
しである。リード２４と半導体素子２１のＡｕ突起２３
とを位置合せする（第２図（ａ））。次に加圧、加熱治
具６で加圧、加熱すればリード２４のＳｎとＡｕ突起２
３でＡｕ、Ｓｎの合金を形成し、リード２４とＡｕ 突
起２３とは接合される（第２図（＃）。次に他の半導体
素子１１のアルミ電極１２上に形成したＡｕ突起１３と
、前記半導体素子２１の電極から延在したり−ド２４と
を位置合せし、加圧、加熱治具７で、加圧、加熱せしめ
、リード２４に半導体素子１１のＡｕ 突起１３を接合
する（第２図（ｃ５）。この様にして、第１図の構成を
得る事ができ、リード２４を所定の寸法、長さと切断し
、回路基板の配線パターンに接合するものである。
また半導体素子への金属突起の形成方法は、金属突起を
別の基板上に形成し、この金属突起を先ずリードに転写
、接合し、次いでリードに接合された金属突起を半導体
素子のアルミ電極上に直接。
別の基板上に形成し、この金属突起を先ずリードに転写
、接合し、次いでリードに接合された金属突起を半導体
素子のアルミ電極上に直接。
一括接合するいわゆる転写バンプ方式を用いれば、リー
ドと半導体素子との接合の工程が著じるしく簡素化され
、実装コストの著じるしい低減を実現する事ができるも
のである。
ドと半導体素子との接合の工程が著じるしく簡素化され
、実装コストの著じるしい低減を実現する事ができるも
のである。
次に他の構成例について第３図、第４図を説明する。第
３図の構成では、半導体素子２１の金属突起２３に接合
されたリード２４は半導体素子１１の金属突起１３に接
合されているが、半導体素子２１の金属突起２３′に接
合されたリード２４′および半導体素子１１の金属突起
１３′に接合されたリード２４“は各々、単独に導出さ
れている。この様な構成は、半導体素子２１，１１の共
通電極。
３図の構成では、半導体素子２１の金属突起２３に接合
されたリード２４は半導体素子１１の金属突起１３に接
合されているが、半導体素子２１の金属突起２３′に接
合されたリード２４′および半導体素子１１の金属突起
１３′に接合されたリード２４“は各々、単独に導出さ
れている。この様な構成は、半導体素子２１，１１の共
通電極。
例えば電源、接地、信号の電極をリード２４の如く構成
し、入出力の信号系統が異なる電極は＋７−ド２４’、
２４” の如くの構成となる。
し、入出力の信号系統が異なる電極は＋７−ド２４’、
２４” の如くの構成となる。
この様な構成は一般にメモリを生体とした半導体素子の
高密度実装に適する。
高密度実装に適する。
また第３図の構成は半導体素子の電極同志が向い合った
構成であるが、第４図は、電極が全て同一方向になる様
に構成したもので、半導体素子２１が半導体素子１１上
に載置されているから半導体素子２１の保持固定が可能
である。
構成であるが、第４図は、電極が全て同一方向になる様
に構成したもので、半導体素子２１が半導体素子１１上
に載置されているから半導体素子２１の保持固定が可能
である。
また実施例では半導体素子が２層の例を示したが、２層
以上の場合にも本発明の構成は適用できる。
以上の場合にも本発明の構成は適用できる。
発明の効果
以上のように本発明によれば、次のような効果を得るこ
とができる。
とができる。
（１） 本発明の構成は半導体素子が積層されている
ので、実装基板の平面積が著しるしく小さくなり、高密
度の半導体装置を得る事ができ、実装コストも安価にな
る。
ので、実装基板の平面積が著しるしく小さくなり、高密
度の半導体装置を得る事ができ、実装コストも安価にな
る。
（坤 半導体装置の電極から延在したリードの回路基板
への接続点数が削減され、接続の信頼性が著しるしく高
くなる等の効果がある。
への接続点数が削減され、接続の信頼性が著しるしく高
くなる等の効果がある。
第１図は本発明の一実施例における半導体装置能の実施
例を示す断面図、第６図は従来の半導体装置を示す断面
図である。 ６．７・・・・・・加圧加熱治具、１１，２１・・・・
・・半導体素子、１３ 、２３・・・・・・金属突起、
２４・・・・・・フィルムリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｃ１
７−り所、ｎＭ浸呉 第３図
例を示す断面図、第６図は従来の半導体装置を示す断面
図である。 ６．７・・・・・・加圧加熱治具、１１，２１・・・・
・・半導体素子、１３ 、２３・・・・・・金属突起、
２４・・・・・・フィルムリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｃ１
７−り所、ｎＭ浸呉 第３図
Claims (3)
- （１）第１の半導体素子と第２の半導体素子が重ね合わ
され、前記第１もしくは第２の半導体素子の電極から延
在したリードが前記第２もしくは第１の半導体素子の電
極に接合された事を特徴とする半導体装置。 - （２）リードが外部端子に接合される事を特徴とする特
許請求の範囲第１項記載の半導体装置。 - （３）リードがフィルムキャリヤ方式によって形成され
る事を特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053139A JPS61212035A (ja) | 1985-03-15 | 1985-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053139A JPS61212035A (ja) | 1985-03-15 | 1985-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212035A true JPS61212035A (ja) | 1986-09-20 |
Family
ID=12934490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053139A Pending JPS61212035A (ja) | 1985-03-15 | 1985-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142151A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 集積回路装置 |
-
1985
- 1985-03-15 JP JP60053139A patent/JPS61212035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142151A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 集積回路装置 |
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