JP2765567B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体チップが複数個搭載されて形成される半導体装
置に関する。
に半導体チップが複数個搭載されて形成される半導体装
置に関する。
【０００２】
【従来の技術】従来、この種の半導体チップが複数個搭
載されて形成される半導体装置は、テスティングを容易
にする為に、たとえば、特開昭６１−２３３３２号公報
には、フリップチップ型半導体装置において、半導体チ
ップを搭載する配線用基板にプローブテスト用配線を配
設し、バンプ電極を半田蒸着により短絡、その後ウェッ
トバックすることによりオープンすることで、前記配線
用基板のテスティングを容易にすることができる技術に
ついて記載されている。
載されて形成される半導体装置は、テスティングを容易
にする為に、たとえば、特開昭６１−２３３３２号公報
には、フリップチップ型半導体装置において、半導体チ
ップを搭載する配線用基板にプローブテスト用配線を配
設し、バンプ電極を半田蒸着により短絡、その後ウェッ
トバックすることによりオープンすることで、前記配線
用基板のテスティングを容易にすることができる技術に
ついて記載されている。
【０００３】また、特開昭５８−１２８７５４号公報に
は、能動素子チップ搭載基板と受動素子搭載基板が組み
合わされて形成される混成集積回路において、能動素子
チップ搭載基板には、能動素子チップよりそれぞれ外部
取り出し電極が独立して引き出されており、受動素子基
板には、前記能動素子チップ搭載基板の外部取り出し電
極間を接続するための接続金属層があり、半田で接続す
ることにより、電気的に接続され回路が構成される。能
動素子チップ搭載基板には、各能動素子チップより独立
して外部取り出し電極がでているため、各能動素子チッ
プを単独で検査でき、良否判定が容易にできる。
は、能動素子チップ搭載基板と受動素子搭載基板が組み
合わされて形成される混成集積回路において、能動素子
チップ搭載基板には、能動素子チップよりそれぞれ外部
取り出し電極が独立して引き出されており、受動素子基
板には、前記能動素子チップ搭載基板の外部取り出し電
極間を接続するための接続金属層があり、半田で接続す
ることにより、電気的に接続され回路が構成される。能
動素子チップ搭載基板には、各能動素子チップより独立
して外部取り出し電極がでているため、各能動素子チッ
プを単独で検査でき、良否判定が容易にできる。
【０００４】
【発明が解決しようとする課題】従来の技術である特開
昭６１−２３３３２では、テスティングを容易にするた
めに、プローブテスト用の配線を引き出す必要があると
いう問題がある。その理由はテスティングのために、半
田バンプ電極間をショートさせるのに配線を使用してい
るためである。また、従来の技術である特開昭５８−１
２８７５４では、半導体チップ間を結線するのに、別の
基板が必要になるという問題がある。その理由は個々の
半導体チップより独立して外部取り出し電極がでている
ためである。本発明の目的は、複数個の半導体チップが
搭載される半導体装置において、テスティングを容易に
する技術を提供することにある。
昭６１−２３３３２では、テスティングを容易にするた
めに、プローブテスト用の配線を引き出す必要があると
いう問題がある。その理由はテスティングのために、半
田バンプ電極間をショートさせるのに配線を使用してい
るためである。また、従来の技術である特開昭５８−１
２８７５４では、半導体チップ間を結線するのに、別の
基板が必要になるという問題がある。その理由は個々の
半導体チップより独立して外部取り出し電極がでている
ためである。本発明の目的は、複数個の半導体チップが
搭載される半導体装置において、テスティングを容易に
する技術を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、半導体チップ
が複数個搭載されて形成されるボールグリッドアレイ構
造の半導体装置において、半導体チップ間で結線される
配線を分離して別々に半田バンプ形成ランドの分割され
たランドに接続されて形成された基板と、前記基板上に
前記半導体チップが搭載され、基板上のパターンと半導
体チップ間を接続する金属ワイヤと前記半導体チップを
覆うエポキシ樹脂を有し、前記分割された半田バンプ形
成ランドをテスティングに使用し、前記分割ランドを半
田バンプで接続することを特徴とする半導体装置であ
る。また、本発明は、上記の半導体装置の複数個搭載さ
れる半導体チップが、ｎ個の半導体チップ間が結線され
る場合、半田バンプ形成ランドはｎ等分した形状である
ことを特徴とするものである。
が複数個搭載されて形成されるボールグリッドアレイ構
造の半導体装置において、半導体チップ間で結線される
配線を分離して別々に半田バンプ形成ランドの分割され
たランドに接続されて形成された基板と、前記基板上に
前記半導体チップが搭載され、基板上のパターンと半導
体チップ間を接続する金属ワイヤと前記半導体チップを
覆うエポキシ樹脂を有し、前記分割された半田バンプ形
成ランドをテスティングに使用し、前記分割ランドを半
田バンプで接続することを特徴とする半導体装置であ
る。また、本発明は、上記の半導体装置の複数個搭載さ
れる半導体チップが、ｎ個の半導体チップ間が結線され
る場合、半田バンプ形成ランドはｎ等分した形状である
ことを特徴とするものである。
【０００６】
【作用】本発明においては、半導体バンプが形成される
ランドを分割して形成し、半導体チップ間で結線される
配線を分離して、別々に前記分割ランドに引き出すこと
により、半導体チップを単独でテスティングすることが
できる。また、半田ボール等により前記分割ランドに半
田バンプを形成することで電気的に接続することができ
ることにより、ユーザー不要な半田バンプを少なくする
ことができ、また、ユーザーでの配線が不要となるもの
である。
ランドを分割して形成し、半導体チップ間で結線される
配線を分離して、別々に前記分割ランドに引き出すこと
により、半導体チップを単独でテスティングすることが
できる。また、半田ボール等により前記分割ランドに半
田バンプを形成することで電気的に接続することができ
ることにより、ユーザー不要な半田バンプを少なくする
ことができ、また、ユーザーでの配線が不要となるもの
である。
【０００７】
【発明の実施の形態】本発明の半導体装置は、ＢＧＭ
（ボールグリッドアレイ）構造において、半田バンプが
形成されるランドを分割して形成し、半導体チップ間で
結線される配線を分離して、別々に前記分割ランドに引
き出すものであり、その後、半導体チップを搭載し、前
記分割ランドを使用してテスティングを行い、半田ボー
ル等で半田バンプを形成する。その時半田バンプにより
前記分割ランドが電気的に接続されるものであり、その
実施の形態について図面を参照して詳細に説明する。
（ボールグリッドアレイ）構造において、半田バンプが
形成されるランドを分割して形成し、半導体チップ間で
結線される配線を分離して、別々に前記分割ランドに引
き出すものであり、その後、半導体チップを搭載し、前
記分割ランドを使用してテスティングを行い、半田ボー
ル等で半田バンプを形成する。その時半田バンプにより
前記分割ランドが電気的に接続されるものであり、その
実施の形態について図面を参照して詳細に説明する。
【０００８】
【実施例１】本発明の第１の実施例を図１、図２で説明
する。図１（Ａ）は、本発明の第１の実施例を示すブロ
ック図の一部分である。図１（Ｂ）は、本発明の第１の
実施例の裏面からの平面図、（Ｃ）は、（Ｂ）をＸ−
Ｘ’線で切断したときの断面図、（Ｄ）は、（Ｂ）の分
割ランドの拡大図である。また、図２（Ａ），（Ｂ）
は、本発明の第１の実施例の半田バンプ形成を示す断面
図である。
する。図１（Ａ）は、本発明の第１の実施例を示すブロ
ック図の一部分である。図１（Ｂ）は、本発明の第１の
実施例の裏面からの平面図、（Ｃ）は、（Ｂ）をＸ−
Ｘ’線で切断したときの断面図、（Ｄ）は、（Ｂ）の分
割ランドの拡大図である。また、図２（Ａ），（Ｂ）
は、本発明の第１の実施例の半田バンプ形成を示す断面
図である。
【０００９】まず図１について、図１（Ａ）に示すよう
に、回路上、半導体チップ１間で結線される配線ａ、ｂ
を図１（Ｂ）に示す基板（セラミック基板又はガラスエ
ポキキシ基板）２上で結線しないで、別々に基板２の半
田バンプ形成ランド３ａ、３ｂに引き出す。半田バンプ
形成ランド３ａ、３ｂの形状は、分割ランドの拡大図を
示す図１（Ｄ）のように、同一サイズの半円であり、サ
イズは分割されていない半田バンプ形成ランド３と同一
サイズである。半田バンプ形成ランド３ａ、３ｂの間の
スリット４のサイズは、０．１〜０．１５ｍｍの範囲で
ある。
に、回路上、半導体チップ１間で結線される配線ａ、ｂ
を図１（Ｂ）に示す基板（セラミック基板又はガラスエ
ポキキシ基板）２上で結線しないで、別々に基板２の半
田バンプ形成ランド３ａ、３ｂに引き出す。半田バンプ
形成ランド３ａ、３ｂの形状は、分割ランドの拡大図を
示す図１（Ｄ）のように、同一サイズの半円であり、サ
イズは分割されていない半田バンプ形成ランド３と同一
サイズである。半田バンプ形成ランド３ａ、３ｂの間の
スリット４のサイズは、０．１〜０．１５ｍｍの範囲で
ある。
【００１０】また、図１（Ｃ）の断面図に示すように、
半導体チップ１を基板２上に搭載し、金属ワイヤ５で前
記半導体チップ１と基板２の配線パターン間を電気的に
接続して、エポキシ樹脂６で充填する。その後、図１
（Ｂ）に示す半田バンプ形成ランド３ａ、３ｂ及び他の
分割されていない半田バンプ形成ランド３にテスティン
グ用のプローバを立てて、半導体チップ１のテスティン
グを実施する。
半導体チップ１を基板２上に搭載し、金属ワイヤ５で前
記半導体チップ１と基板２の配線パターン間を電気的に
接続して、エポキシ樹脂６で充填する。その後、図１
（Ｂ）に示す半田バンプ形成ランド３ａ、３ｂ及び他の
分割されていない半田バンプ形成ランド３にテスティン
グ用のプローバを立てて、半導体チップ１のテスティン
グを実施する。
【００１１】次に、本発明の半導体装置の製造工程につ
いて、図１、図２を参照して説明する。上述した図１
（Ｂ）に示す半田バンプ形成ランド３ａ、３ｂにテステ
ィング用のプローバを立てて、半導体チップ１のテステ
ィングを実施した後、図２（Ａ）に示すように、半田ボ
ール７を前記半田バンプ形成ランド３ａ、３ｂ上に搭載
して、リフロー装置に通すことで半田ボール７を溶融さ
せて、図２（Ｂ）に示す半田バンプ８を形成する。この
時、半田バンプ形成ランド３ａ、３ｂが半田バンプ８に
より、電気的に接続され、半導体装置が形成される。ま
た、前記半田ボール７の替わりに半田ペーストを使用し
ても同じ効果が得られる。
いて、図１、図２を参照して説明する。上述した図１
（Ｂ）に示す半田バンプ形成ランド３ａ、３ｂにテステ
ィング用のプローバを立てて、半導体チップ１のテステ
ィングを実施した後、図２（Ａ）に示すように、半田ボ
ール７を前記半田バンプ形成ランド３ａ、３ｂ上に搭載
して、リフロー装置に通すことで半田ボール７を溶融さ
せて、図２（Ｂ）に示す半田バンプ８を形成する。この
時、半田バンプ形成ランド３ａ、３ｂが半田バンプ８に
より、電気的に接続され、半導体装置が形成される。ま
た、前記半田ボール７の替わりに半田ペーストを使用し
ても同じ効果が得られる。
【００１２】
【実施例２】本発明の第２の実施例を図３で説明する。
図３（Ａ）は、本発明の第２の実施例を示すブロック図
の一部分であり、（Ｂ）は分割ランドの拡大図である。
上述した第１の実施例を示した図１では、２個の半導体
チップ間で結線される配線について説明したが、図３で
は、３個の半導体チップ１間が結線される場合について
説明する。３個の半導体チップ間で結線される配線ａ、
ｂ、ｃを半田バンプ形成ランド３ａ、３ｂ、３ｃに引き
出す。半田バンプ形成ランド３ａ、３ｂ、３ｃの形状
は、分割されていない半田バンプ形成ランド３を３等分
した形状である。また、４個の半導体チップ１間が結線
される場合は、半田バンプ形成ランド３は４等分した形
状であり、ｎ個の半導体チップ１間が結線される場合
は、ｎ等分した形状である。
図３（Ａ）は、本発明の第２の実施例を示すブロック図
の一部分であり、（Ｂ）は分割ランドの拡大図である。
上述した第１の実施例を示した図１では、２個の半導体
チップ間で結線される配線について説明したが、図３で
は、３個の半導体チップ１間が結線される場合について
説明する。３個の半導体チップ間で結線される配線ａ、
ｂ、ｃを半田バンプ形成ランド３ａ、３ｂ、３ｃに引き
出す。半田バンプ形成ランド３ａ、３ｂ、３ｃの形状
は、分割されていない半田バンプ形成ランド３を３等分
した形状である。また、４個の半導体チップ１間が結線
される場合は、半田バンプ形成ランド３は４等分した形
状であり、ｎ個の半導体チップ１間が結線される場合
は、ｎ等分した形状である。
【００１３】
【発明の効果】本発明によれば、復数個の半導体チップ
が搭載されて形成される半導体装置のテスティングが容
易にできるという効果を有する。これは半導体チップ間
で結線される配線を分離して、別々に半田バンプの分割
ランドに引き出していることより、各半導体チップが独
立しており、単独でテスティングができるためである。
また、半導体装置のテスティングを容易にするために、
ユーザーに不要な半田バンプを少なくできることと、ユ
ーザー側で半導体チップ間を接続するための配線をする
必要がなくなるという効果を有する。これは半田ボール
等により半田バンプを形成することにより、分割ランド
を電気的に接続することができるためである。
が搭載されて形成される半導体装置のテスティングが容
易にできるという効果を有する。これは半導体チップ間
で結線される配線を分離して、別々に半田バンプの分割
ランドに引き出していることより、各半導体チップが独
立しており、単独でテスティングができるためである。
また、半導体装置のテスティングを容易にするために、
ユーザーに不要な半田バンプを少なくできることと、ユ
ーザー側で半導体チップ間を接続するための配線をする
必要がなくなるという効果を有する。これは半田ボール
等により半田バンプを形成することにより、分割ランド
を電気的に接続することができるためである。
【図１】 本発明の第１の実施を示す図
【図２】 本発明の第１の実施を示す図
【図３】 本発明の第１の実施を示す図
１ 半導体チップ ２ 基板 ３ 半田バンプ形成ランド ４ スリット ５ 金属ワイヤ ６ エポキシ樹脂 ７ 半田ボール ８ 半田バンプ
Claims (2)
- 【請求項１】 半導体チップが複数個搭載されて形成さ
れるボールグリッドアレイ構造の半導体装置において、
半導体チップ間で結線される配線を分離して別々に半田
バンプ形成ランドの分割されたランドに接続されて形成
された基板と、前記基板上に前記半導体チップが搭載さ
れ、基板上のパターンと半導体チップ間を接続する金属
ワイヤと前記半導体チップを覆うエポキシ樹脂を有し、
前記分割された半田バンプ形成ランドをテスティングに
使用し前記分割ランドを半田バンプで接続したことを特
徴とする半導体装置。 - 【請求項２】 複数個搭載される半導体チップが、ｎ個
の半導体チップ間が結線される場合、半田バンプ形成ラ
ンドはｎ等分した形状であることを特徴とする請求項１
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17185296A JP2765567B2 (ja) | 1996-06-11 | 1996-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17185296A JP2765567B2 (ja) | 1996-06-11 | 1996-06-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330993A JPH09330993A (ja) | 1997-12-22 |
| JP2765567B2 true JP2765567B2 (ja) | 1998-06-18 |
Family
ID=15930979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17185296A Expired - Fee Related JP2765567B2 (ja) | 1996-06-11 | 1996-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765567B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063687B2 (ja) * | 1997-06-30 | 2000-07-12 | 日本電気株式会社 | マルチチップモジュール |
| EP1895586A3 (en) * | 1997-10-17 | 2013-04-03 | Ibiden Co., Ltd. | Semiconductor package substrate |
| US6927491B1 (en) | 1998-12-04 | 2005-08-09 | Nec Corporation | Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board |
| US6798078B2 (en) * | 2000-12-14 | 2004-09-28 | Yamaha Hatsudoki Kabushiki Kaisha | Power control device with semiconductor chips mounted on a substrate |
| DE102004005586B3 (de) * | 2004-02-04 | 2005-09-29 | Infineon Technologies Ag | Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben |
| JP5764897B2 (ja) * | 2010-09-29 | 2015-08-19 | 凸版印刷株式会社 | 半導体パッケージ基板の検査方法 |
-
1996
- 1996-06-11 JP JP17185296A patent/JP2765567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09330993A (ja) | 1997-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |