JP2001135795A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001135795A JP2001135795A JP31408099A JP31408099A JP2001135795A JP 2001135795 A JP2001135795 A JP 2001135795A JP 31408099 A JP31408099 A JP 31408099A JP 31408099 A JP31408099 A JP 31408099A JP 2001135795 A JP2001135795 A JP 2001135795A
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- pad
- bump
- semiconductor
- eds
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】検査用パッドのために機能素子の配置等が過度
に制限されることのない構造の半導体装置を提供する。 【解決手段】半導体チップの検査のための検査用パッド
TPは、素子形成領域11内に配置されている。検査用
パッドTPは、表面保護膜13上に形成される検査用バ
ンプTBに接続されている。検査用パッドTPは、5μ
m角〜10μm角の小面積に形成されているのに対し
て、検査用バンプTBは、EDSプローブ15による検
査が良好に行える大きさに形成されている。検査用バン
プTBは、接続用バンプCBと同一工程で形成できる。
に制限されることのない構造の半導体装置を提供する。 【解決手段】半導体チップの検査のための検査用パッド
TPは、素子形成領域11内に配置されている。検査用
パッドTPは、表面保護膜13上に形成される検査用バ
ンプTBに接続されている。検査用パッドTPは、5μ
m角〜10μm角の小面積に形成されているのに対し
て、検査用バンプTBは、EDSプローブ15による検
査が良好に行える大きさに形成されている。検査用バン
プTBは、接続用バンプCBと同一工程で形成できる。
Description
【0001】
【発明の属する技術分野】この発明は、検査用のパッド
を備えた半導体装置に関する。
を備えた半導体装置に関する。
【0002】
【従来の技術】半導体装置の製造工程では、半導体ウエ
ハ上に機能素子を形成して所要の回路を構成した後に、
半導体チップの個片への切り出し(ダイシング)が行わ
れる。この半導体チップ個片への切り出しに先だって、
個々の半導体チップが良品か否かを検査するためのED
S(Electric Die Sort)工程が行われる。EDS工程
では、多数の検査プローブが半導体ウエハのパッドに接
触させられ、検査用の電気信号をパッドに印加するよう
にして、個々の半導体チップの良否が判定される。パッ
ドのうち、他の装置との接続に使用せず、検査のためだ
けに使用されるパッドをEDSパッドという。
ハ上に機能素子を形成して所要の回路を構成した後に、
半導体チップの個片への切り出し(ダイシング)が行わ
れる。この半導体チップ個片への切り出しに先だって、
個々の半導体チップが良品か否かを検査するためのED
S(Electric Die Sort)工程が行われる。EDS工程
では、多数の検査プローブが半導体ウエハのパッドに接
触させられ、検査用の電気信号をパッドに印加するよう
にして、個々の半導体チップの良否が判定される。パッ
ドのうち、他の装置との接続に使用せず、検査のためだ
けに使用されるパッドをEDSパッドという。
【0003】従来の半導体チップにおけるEDSパッド
付近の構成は、図2(a)(b)に示されている。半導体基板
20上には、複数の機能素子や素子間の配線などが形成
された素子形成領域21内において所要の電子回路が形
成されている。EDSパッド22は、素子形成領域21
の外部に設けられており、表面保護膜23に形成された
開口から露出している。このEDSパッド22は、内部
配線と同じ材料(たとえば、アルミニウム系の合金)
で、60μm角〜80μm角の大きさに形成されてい
る。
付近の構成は、図2(a)(b)に示されている。半導体基板
20上には、複数の機能素子や素子間の配線などが形成
された素子形成領域21内において所要の電子回路が形
成されている。EDSパッド22は、素子形成領域21
の外部に設けられており、表面保護膜23に形成された
開口から露出している。このEDSパッド22は、内部
配線と同じ材料(たとえば、アルミニウム系の合金)
で、60μm角〜80μm角の大きさに形成されてい
る。
【0004】EDS工程では、EDSパッド22に、プ
ローブ25が押し付けられる。このとき、EDSパッド
22は損傷を受け、EDSパッド22の下部も損傷を受
けるおそれがあるので、EDSパッド22を素子形成領
域21内に配置することはできない。
ローブ25が押し付けられる。このとき、EDSパッド
22は損傷を受け、EDSパッド22の下部も損傷を受
けるおそれがあるので、EDSパッド22を素子形成領
域21内に配置することはできない。
【0005】
【発明が解決しようとする課題】上述のような構成で
は、素子形成領域21外に比較的大きなEDSパッド2
2が設けられているので、素子形成領域21が圧迫さ
れ、1つの半導体チップ上に形成できる素子数が制限を
受けたり、素子のレイアウトが困難になったりするとい
う問題がある。そこで、この発明の目的は、上述の技術
的課題を解決し、検査用パッドのために機能素子の配置
等が過度に制限されることのない構造の半導体装置を提
供することである。
は、素子形成領域21外に比較的大きなEDSパッド2
2が設けられているので、素子形成領域21が圧迫さ
れ、1つの半導体チップ上に形成できる素子数が制限を
受けたり、素子のレイアウトが困難になったりするとい
う問題がある。そこで、この発明の目的は、上述の技術
的課題を解決し、検査用パッドのために機能素子の配置
等が過度に制限されることのない構造の半導体装置を提
供することである。
【0006】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、半導体基
板上に形成された機能素子と、機能素子の形成領域内に
形成された検査用パッドと、この検査用パッドに接続さ
れ、好ましくはパッシベーション膜上に形成された検査
用バンプとを含むことを特徴とする半導体装置である。
この構成によれば、機能素子の形成領域内に検査用パッ
ドが形成され、この検査用パッド上に検査用バンプが設
けられているから、検査の際には、検査用プローブは検
査用バンプに当てればよい。この場合、検査用バンプは
損傷を受けるかもしれないが、パッシベーション膜の下
の素子が損傷を受けることはない。そのため、機能素子
の形成領域が損傷を受けるおそれはない。
目的を達成するための請求項1記載の発明は、半導体基
板上に形成された機能素子と、機能素子の形成領域内に
形成された検査用パッドと、この検査用パッドに接続さ
れ、好ましくはパッシベーション膜上に形成された検査
用バンプとを含むことを特徴とする半導体装置である。
この構成によれば、機能素子の形成領域内に検査用パッ
ドが形成され、この検査用パッド上に検査用バンプが設
けられているから、検査の際には、検査用プローブは検
査用バンプに当てればよい。この場合、検査用バンプは
損傷を受けるかもしれないが、パッシベーション膜の下
の素子が損傷を受けることはない。そのため、機能素子
の形成領域が損傷を受けるおそれはない。
【0007】このように、この発明によれば、検査用パ
ッドの形成領域を機能素子の形成領域とは別に設ける必
要がないので、機能素子の配置等が大きく制限されるこ
とがない。また、検査用パッドは検査用バンプに接続さ
れていて、この検査用バンプに検査用プローブが押し当
てられることになるので、検査用パッドは大きな面積を
有している必要がなく、検査用バンプよりも小面積に形
成されればよい。具体的には、検査用パッドは、たとえ
ば、5μ角〜10μ角の大きさを有していればよい。そ
のため、機能素子の形成領域内において検査用パッドが
占める面積も小さいので、この点からも、機能素子の配
置の自由度が増す。
ッドの形成領域を機能素子の形成領域とは別に設ける必
要がないので、機能素子の配置等が大きく制限されるこ
とがない。また、検査用パッドは検査用バンプに接続さ
れていて、この検査用バンプに検査用プローブが押し当
てられることになるので、検査用パッドは大きな面積を
有している必要がなく、検査用バンプよりも小面積に形
成されればよい。具体的には、検査用パッドは、たとえ
ば、5μ角〜10μ角の大きさを有していればよい。そ
のため、機能素子の形成領域内において検査用パッドが
占める面積も小さいので、この点からも、機能素子の配
置の自由度が増す。
【0008】なお、上記半導体装置は、2個以上の半導
体チップを重ね合わせて構成されるチップ・オン・チッ
プ構造の半導体装置に用いられる半導体チップであって
もよい。この場合、半導体チップ同士は、いずれかまた
は両方の半導体チップの表面に形成された接続用バンプ
を介して接合されることになる。したがって、このよう
な接続用バンプの形成工程において、上述の検査用バン
プを同時に形成するようにすれば、工程数を増加させる
ことなく、この発明の半導体装置を作製できる。
体チップを重ね合わせて構成されるチップ・オン・チッ
プ構造の半導体装置に用いられる半導体チップであって
もよい。この場合、半導体チップ同士は、いずれかまた
は両方の半導体チップの表面に形成された接続用バンプ
を介して接合されることになる。したがって、このよう
な接続用バンプの形成工程において、上述の検査用バン
プを同時に形成するようにすれば、工程数を増加させる
ことなく、この発明の半導体装置を作製できる。
【0009】また、基板上への半導体チップの接合を当
該半導体チップの表面に形成された接続用バンプを用い
て行うような場合にも、この接続用バンプの形成工程に
おいて、同時に検査用バンプを形成すればよい。
該半導体チップの表面に形成された接続用バンプを用い
て行うような場合にも、この接続用バンプの形成工程に
おいて、同時に検査用バンプを形成すればよい。
【0010】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1(a)は、
この発明の一実施形態に係る半導体装置(半導体チッ
プ)の図解的な平面図であり、図1(b)は、その図解的
な断面図である。この半導体チップは、他の半導体チッ
プや基板に対して、表面に形成された接続用バンプCB
を介して接合されるものである。この半導体チップは、
半導体基板10(ここでは、半導体基板自体のほか、層
間絶縁膜や内部配線等を含むものを意味する。)上の素
子形成領域11内に、複数の機能素子(トランジスタな
どの能動素子または抵抗などの受動素子)およびこれら
を接続する内部配線などを形成して所要の回路を構成し
たものである。その最表面は、シリコン窒化膜などから
なる表面保護膜(パッシーベーション膜)13で覆われ
ている。半導体基板10は、シリコン半導体を用いたも
のであってもよく、また、ゲルマニウム半導体や化合物
半導体(ガリウム砒素やガリウム燐など)などの他の種
類の半導体を用いたものであってもよい。
を、添付図面を参照して詳細に説明する。図1(a)は、
この発明の一実施形態に係る半導体装置(半導体チッ
プ)の図解的な平面図であり、図1(b)は、その図解的
な断面図である。この半導体チップは、他の半導体チッ
プや基板に対して、表面に形成された接続用バンプCB
を介して接合されるものである。この半導体チップは、
半導体基板10(ここでは、半導体基板自体のほか、層
間絶縁膜や内部配線等を含むものを意味する。)上の素
子形成領域11内に、複数の機能素子(トランジスタな
どの能動素子または抵抗などの受動素子)およびこれら
を接続する内部配線などを形成して所要の回路を構成し
たものである。その最表面は、シリコン窒化膜などから
なる表面保護膜(パッシーベーション膜)13で覆われ
ている。半導体基板10は、シリコン半導体を用いたも
のであってもよく、また、ゲルマニウム半導体や化合物
半導体(ガリウム砒素やガリウム燐など)などの他の種
類の半導体を用いたものであってもよい。
【0011】表面保護膜13には、予め定める箇所に開
口が形成されていて、この開口から内部配線と接続され
たパッドが露出するようになっている。この実施形態で
は、素子形成領域11内において、他の半導体チップや
基板などとの接続のための接続用パッドCPと、いわゆ
るEDS工程における機能検査のための検査用パッドT
Pとが形成されていて、これらの位置において表面保護
膜13が開口されている。そして、これらの開口には、
接続用パッドCPおよび検査用パッドTPにそれぞれ接
続される接続用バンプCBおよび検査用バンプTBがそ
れぞれ形成されている。
口が形成されていて、この開口から内部配線と接続され
たパッドが露出するようになっている。この実施形態で
は、素子形成領域11内において、他の半導体チップや
基板などとの接続のための接続用パッドCPと、いわゆ
るEDS工程における機能検査のための検査用パッドT
Pとが形成されていて、これらの位置において表面保護
膜13が開口されている。そして、これらの開口には、
接続用パッドCPおよび検査用パッドTPにそれぞれ接
続される接続用バンプCBおよび検査用バンプTBがそ
れぞれ形成されている。
【0012】接続用パッドCPおよび検査用パッドTP
は、内部配線と同じ材料(たとえば、アルミニウム系合
金)からなっており、内部配線の形成工程において同時
に形成される。そして、この実施形態では、検査用パッ
ドTPは、5μm角〜10μm角の大きさに形成されて
おり、素子形成領域11内の極わずかの面積を占有する
ようになっている。一方、接続用バンプCBおよび検査
用バンプTBは、表面保護膜13の形成後に、たとえ
ば、電解めっきまたは無電解めっきにより、同一工程で
形成される。これらのバンプCB,TBは、たとえば、
金などの耐酸化性金属からなっていることが好ましい。
は、内部配線と同じ材料(たとえば、アルミニウム系合
金)からなっており、内部配線の形成工程において同時
に形成される。そして、この実施形態では、検査用パッ
ドTPは、5μm角〜10μm角の大きさに形成されて
おり、素子形成領域11内の極わずかの面積を占有する
ようになっている。一方、接続用バンプCBおよび検査
用バンプTBは、表面保護膜13の形成後に、たとえ
ば、電解めっきまたは無電解めっきにより、同一工程で
形成される。これらのバンプCB,TBは、たとえば、
金などの耐酸化性金属からなっていることが好ましい。
【0013】検査用パッドTPが小面積であるのに対し
て、検査用バンプTBは、それよりも大きく、EDS工
程においてEDSプローブ15が押し当てられるのに要
するだけの十分な大きさ(たとえば、60μm角〜80
μm角程度)を有している。このようにこの実施形態に
半導体チップは、素子形成領域11内に小面積の検査用
パッドTPを配置し、この検査用パッドTPに接続され
る検査用バンプTBを表面保護膜13上に形成してい
る。したがって、検査用パッドTPが半導体基板10上
の大きな領域を占有することがなく、半導体基板10上
で広い素子形成領域11を確保して、機能素子を良好に
配置することができる。EDS工程では、検査用バンプ
TBにEDSプローブ15が押し当てられるが、これに
よって素子形成領域11が損傷を受けるおそれはない。
て、検査用バンプTBは、それよりも大きく、EDS工
程においてEDSプローブ15が押し当てられるのに要
するだけの十分な大きさ(たとえば、60μm角〜80
μm角程度)を有している。このようにこの実施形態に
半導体チップは、素子形成領域11内に小面積の検査用
パッドTPを配置し、この検査用パッドTPに接続され
る検査用バンプTBを表面保護膜13上に形成してい
る。したがって、検査用パッドTPが半導体基板10上
の大きな領域を占有することがなく、半導体基板10上
で広い素子形成領域11を確保して、機能素子を良好に
配置することができる。EDS工程では、検査用バンプ
TBにEDSプローブ15が押し当てられるが、これに
よって素子形成領域11が損傷を受けるおそれはない。
【0014】以上、この発明の一実施形態について説明
したが、この発明は他の形態で実施することも可能であ
り、特許請求の範囲に記載された事項の範囲で種々の設
計変更を施すことが可能である。
したが、この発明は他の形態で実施することも可能であ
り、特許請求の範囲に記載された事項の範囲で種々の設
計変更を施すことが可能である。
【図1】この発明の一実施形態に係る半導体装置の図解
的な平面図(a)および断面図(b)である。
的な平面図(a)および断面図(b)である。
【図2】従来の半導体装置の構成を説明するための図解
的な平面図(a)および断面図(b)である。
的な平面図(a)および断面図(b)である。
10 半導体基板 11 素子形成領域 13 表面保護膜 15 EDSプローブ CB 接続用バンプ CP 接続用パッド TB 検査用バンプ TP 検査用パッド
Claims (1)
- 【請求項1】半導体基板上に形成された機能素子と、 機能素子の形成領域内に形成された検査用パッドと、 この検査用パッドに接続された検査用バンプとを含むこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31408099A JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31408099A JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001135795A true JP2001135795A (ja) | 2001-05-18 |
Family
ID=18048999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31408099A Pending JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001135795A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
WO2023107881A1 (en) * | 2021-12-10 | 2023-06-15 | Lumileds Llc | Testable flip-chip micro-light emitting diode (led) devices |
WO2024014084A1 (ja) * | 2022-07-13 | 2024-01-18 | ローム株式会社 | 半導体装置及び製品識別方法 |
-
1999
- 1999-11-04 JP JP31408099A patent/JP2001135795A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
WO2023107881A1 (en) * | 2021-12-10 | 2023-06-15 | Lumileds Llc | Testable flip-chip micro-light emitting diode (led) devices |
WO2024014084A1 (ja) * | 2022-07-13 | 2024-01-18 | ローム株式会社 | 半導体装置及び製品識別方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6765299B2 (en) | Semiconductor device and the method for manufacturing the same | |
KR100979080B1 (ko) | 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법 | |
US7307342B2 (en) | Interconnection structure of integrated circuit chip | |
JP5160498B2 (ja) | 半導体装置 | |
US6921979B2 (en) | Semiconductor device having a bond pad and method therefor | |
JP5497392B2 (ja) | 半導体装置 | |
US6166556A (en) | Method for testing a semiconductor device and semiconductor device tested thereby | |
US7078790B2 (en) | Semiconductor stacked die devices and methods of forming semiconductor stacked die devices | |
TW200427040A (en) | Chip structure and method for fabricating the same | |
KR20030014637A (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
TWI364082B (en) | Method for testing a semiconductor wafer prior to performing a flip chip bumping process and an interface assembly for said semiconductor wafer | |
US10366941B2 (en) | Package structure | |
JP2002016069A (ja) | 半導体装置およびその製造方法 | |
JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
US6661100B1 (en) | Low impedance power distribution structure for a semiconductor chip package | |
TWI288464B (en) | Circuit under pad and method of forming a pad | |
US8058735B2 (en) | Wafer-level chip scale package having stud bump and method for fabricating the same | |
JP2001135795A (ja) | 半導体装置 | |
JP5901719B2 (ja) | 半導体装置 | |
JP3395747B2 (ja) | 半導体集積回路の製造方法 | |
JP2013229634A (ja) | 半導体装置 | |
JP3339472B2 (ja) | 半導体装置及びその製造方法 | |
TW202119580A (zh) | 三維積體電路測試及改良散熱技術 | |
JPH07226418A (ja) | チップキャリア半導体装置及びその製造方法 | |
JPS62183134A (ja) | 半導体装置 |