JP2001135795A - 半導体装置 - Google Patents
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】検査用パッドのために機能素子の配置等が過度
に制限されることのない構造の半導体装置を提供する。 【解決手段】半導体チップの検査のための検査用パッド
ＴＰは、素子形成領域１１内に配置されている。検査用
パッドＴＰは、表面保護膜１３上に形成される検査用バ
ンプＴＢに接続されている。検査用パッドＴＰは、５μ
ｍ角〜１０μｍ角の小面積に形成されているのに対し
て、検査用バンプＴＢは、ＥＤＳプローブ１５による検
査が良好に行える大きさに形成されている。検査用バン
プＴＢは、接続用バンプＣＢと同一工程で形成できる。
に制限されることのない構造の半導体装置を提供する。 【解決手段】半導体チップの検査のための検査用パッド
ＴＰは、素子形成領域１１内に配置されている。検査用
パッドＴＰは、表面保護膜１３上に形成される検査用バ
ンプＴＢに接続されている。検査用パッドＴＰは、５μ
ｍ角〜１０μｍ角の小面積に形成されているのに対し
て、検査用バンプＴＢは、ＥＤＳプローブ１５による検
査が良好に行える大きさに形成されている。検査用バン
プＴＢは、接続用バンプＣＢと同一工程で形成できる。
Description
【０００１】
【発明の属する技術分野】この発明は、検査用のパッド
を備えた半導体装置に関する。
を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、半導体ウエ
ハ上に機能素子を形成して所要の回路を構成した後に、
半導体チップの個片への切り出し（ダイシング）が行わ
れる。この半導体チップ個片への切り出しに先だって、
個々の半導体チップが良品か否かを検査するためのＥＤ
Ｓ（Electric Die Sort）工程が行われる。ＥＤＳ工程
では、多数の検査プローブが半導体ウエハのパッドに接
触させられ、検査用の電気信号をパッドに印加するよう
にして、個々の半導体チップの良否が判定される。パッ
ドのうち、他の装置との接続に使用せず、検査のためだ
けに使用されるパッドをＥＤＳパッドという。
ハ上に機能素子を形成して所要の回路を構成した後に、
半導体チップの個片への切り出し（ダイシング）が行わ
れる。この半導体チップ個片への切り出しに先だって、
個々の半導体チップが良品か否かを検査するためのＥＤ
Ｓ（Electric Die Sort）工程が行われる。ＥＤＳ工程
では、多数の検査プローブが半導体ウエハのパッドに接
触させられ、検査用の電気信号をパッドに印加するよう
にして、個々の半導体チップの良否が判定される。パッ
ドのうち、他の装置との接続に使用せず、検査のためだ
けに使用されるパッドをＥＤＳパッドという。
【０００３】従来の半導体チップにおけるＥＤＳパッド
付近の構成は、図２(a)(b)に示されている。半導体基板
２０上には、複数の機能素子や素子間の配線などが形成
された素子形成領域２１内において所要の電子回路が形
成されている。ＥＤＳパッド２２は、素子形成領域２１
の外部に設けられており、表面保護膜２３に形成された
開口から露出している。このＥＤＳパッド２２は、内部
配線と同じ材料（たとえば、アルミニウム系の合金）
で、６０μｍ角〜８０μｍ角の大きさに形成されてい
る。
付近の構成は、図２(a)(b)に示されている。半導体基板
２０上には、複数の機能素子や素子間の配線などが形成
された素子形成領域２１内において所要の電子回路が形
成されている。ＥＤＳパッド２２は、素子形成領域２１
の外部に設けられており、表面保護膜２３に形成された
開口から露出している。このＥＤＳパッド２２は、内部
配線と同じ材料（たとえば、アルミニウム系の合金）
で、６０μｍ角〜８０μｍ角の大きさに形成されてい
る。
【０００４】ＥＤＳ工程では、ＥＤＳパッド２２に、プ
ローブ２５が押し付けられる。このとき、ＥＤＳパッド
２２は損傷を受け、ＥＤＳパッド２２の下部も損傷を受
けるおそれがあるので、ＥＤＳパッド２２を素子形成領
域２１内に配置することはできない。
ローブ２５が押し付けられる。このとき、ＥＤＳパッド
２２は損傷を受け、ＥＤＳパッド２２の下部も損傷を受
けるおそれがあるので、ＥＤＳパッド２２を素子形成領
域２１内に配置することはできない。
【０００５】
【発明が解決しようとする課題】上述のような構成で
は、素子形成領域２１外に比較的大きなＥＤＳパッド２
２が設けられているので、素子形成領域２１が圧迫さ
れ、１つの半導体チップ上に形成できる素子数が制限を
受けたり、素子のレイアウトが困難になったりするとい
う問題がある。そこで、この発明の目的は、上述の技術
的課題を解決し、検査用パッドのために機能素子の配置
等が過度に制限されることのない構造の半導体装置を提
供することである。
は、素子形成領域２１外に比較的大きなＥＤＳパッド２
２が設けられているので、素子形成領域２１が圧迫さ
れ、１つの半導体チップ上に形成できる素子数が制限を
受けたり、素子のレイアウトが困難になったりするとい
う問題がある。そこで、この発明の目的は、上述の技術
的課題を解決し、検査用パッドのために機能素子の配置
等が過度に制限されることのない構造の半導体装置を提
供することである。
【０００６】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板上に形成された機能素子と、機能素子の形成領域内に
形成された検査用パッドと、この検査用パッドに接続さ
れ、好ましくはパッシベーション膜上に形成された検査
用バンプとを含むことを特徴とする半導体装置である。
この構成によれば、機能素子の形成領域内に検査用パッ
ドが形成され、この検査用パッド上に検査用バンプが設
けられているから、検査の際には、検査用プローブは検
査用バンプに当てればよい。この場合、検査用バンプは
損傷を受けるかもしれないが、パッシベーション膜の下
の素子が損傷を受けることはない。そのため、機能素子
の形成領域が損傷を受けるおそれはない。
目的を達成するための請求項１記載の発明は、半導体基
板上に形成された機能素子と、機能素子の形成領域内に
形成された検査用パッドと、この検査用パッドに接続さ
れ、好ましくはパッシベーション膜上に形成された検査
用バンプとを含むことを特徴とする半導体装置である。
この構成によれば、機能素子の形成領域内に検査用パッ
ドが形成され、この検査用パッド上に検査用バンプが設
けられているから、検査の際には、検査用プローブは検
査用バンプに当てればよい。この場合、検査用バンプは
損傷を受けるかもしれないが、パッシベーション膜の下
の素子が損傷を受けることはない。そのため、機能素子
の形成領域が損傷を受けるおそれはない。
【０００７】このように、この発明によれば、検査用パ
ッドの形成領域を機能素子の形成領域とは別に設ける必
要がないので、機能素子の配置等が大きく制限されるこ
とがない。また、検査用パッドは検査用バンプに接続さ
れていて、この検査用バンプに検査用プローブが押し当
てられることになるので、検査用パッドは大きな面積を
有している必要がなく、検査用バンプよりも小面積に形
成されればよい。具体的には、検査用パッドは、たとえ
ば、５μ角〜１０μ角の大きさを有していればよい。そ
のため、機能素子の形成領域内において検査用パッドが
占める面積も小さいので、この点からも、機能素子の配
置の自由度が増す。
ッドの形成領域を機能素子の形成領域とは別に設ける必
要がないので、機能素子の配置等が大きく制限されるこ
とがない。また、検査用パッドは検査用バンプに接続さ
れていて、この検査用バンプに検査用プローブが押し当
てられることになるので、検査用パッドは大きな面積を
有している必要がなく、検査用バンプよりも小面積に形
成されればよい。具体的には、検査用パッドは、たとえ
ば、５μ角〜１０μ角の大きさを有していればよい。そ
のため、機能素子の形成領域内において検査用パッドが
占める面積も小さいので、この点からも、機能素子の配
置の自由度が増す。
【０００８】なお、上記半導体装置は、２個以上の半導
体チップを重ね合わせて構成されるチップ・オン・チッ
プ構造の半導体装置に用いられる半導体チップであって
もよい。この場合、半導体チップ同士は、いずれかまた
は両方の半導体チップの表面に形成された接続用バンプ
を介して接合されることになる。したがって、このよう
な接続用バンプの形成工程において、上述の検査用バン
プを同時に形成するようにすれば、工程数を増加させる
ことなく、この発明の半導体装置を作製できる。
体チップを重ね合わせて構成されるチップ・オン・チッ
プ構造の半導体装置に用いられる半導体チップであって
もよい。この場合、半導体チップ同士は、いずれかまた
は両方の半導体チップの表面に形成された接続用バンプ
を介して接合されることになる。したがって、このよう
な接続用バンプの形成工程において、上述の検査用バン
プを同時に形成するようにすれば、工程数を増加させる
ことなく、この発明の半導体装置を作製できる。
【０００９】また、基板上への半導体チップの接合を当
該半導体チップの表面に形成された接続用バンプを用い
て行うような場合にも、この接続用バンプの形成工程に
おいて、同時に検査用バンプを形成すればよい。
該半導体チップの表面に形成された接続用バンプを用い
て行うような場合にも、この接続用バンプの形成工程に
おいて、同時に検査用バンプを形成すればよい。
【００１０】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１(a)は、
この発明の一実施形態に係る半導体装置（半導体チッ
プ）の図解的な平面図であり、図１(b)は、その図解的
な断面図である。この半導体チップは、他の半導体チッ
プや基板に対して、表面に形成された接続用バンプＣＢ
を介して接合されるものである。この半導体チップは、
半導体基板１０（ここでは、半導体基板自体のほか、層
間絶縁膜や内部配線等を含むものを意味する。）上の素
子形成領域１１内に、複数の機能素子（トランジスタな
どの能動素子または抵抗などの受動素子）およびこれら
を接続する内部配線などを形成して所要の回路を構成し
たものである。その最表面は、シリコン窒化膜などから
なる表面保護膜（パッシーベーション膜）１３で覆われ
ている。半導体基板１０は、シリコン半導体を用いたも
のであってもよく、また、ゲルマニウム半導体や化合物
半導体（ガリウム砒素やガリウム燐など）などの他の種
類の半導体を用いたものであってもよい。
を、添付図面を参照して詳細に説明する。図１(a)は、
この発明の一実施形態に係る半導体装置（半導体チッ
プ）の図解的な平面図であり、図１(b)は、その図解的
な断面図である。この半導体チップは、他の半導体チッ
プや基板に対して、表面に形成された接続用バンプＣＢ
を介して接合されるものである。この半導体チップは、
半導体基板１０（ここでは、半導体基板自体のほか、層
間絶縁膜や内部配線等を含むものを意味する。）上の素
子形成領域１１内に、複数の機能素子（トランジスタな
どの能動素子または抵抗などの受動素子）およびこれら
を接続する内部配線などを形成して所要の回路を構成し
たものである。その最表面は、シリコン窒化膜などから
なる表面保護膜（パッシーベーション膜）１３で覆われ
ている。半導体基板１０は、シリコン半導体を用いたも
のであってもよく、また、ゲルマニウム半導体や化合物
半導体（ガリウム砒素やガリウム燐など）などの他の種
類の半導体を用いたものであってもよい。
【００１１】表面保護膜１３には、予め定める箇所に開
口が形成されていて、この開口から内部配線と接続され
たパッドが露出するようになっている。この実施形態で
は、素子形成領域１１内において、他の半導体チップや
基板などとの接続のための接続用パッドＣＰと、いわゆ
るＥＤＳ工程における機能検査のための検査用パッドＴ
Ｐとが形成されていて、これらの位置において表面保護
膜１３が開口されている。そして、これらの開口には、
接続用パッドＣＰおよび検査用パッドＴＰにそれぞれ接
続される接続用バンプＣＢおよび検査用バンプＴＢがそ
れぞれ形成されている。
口が形成されていて、この開口から内部配線と接続され
たパッドが露出するようになっている。この実施形態で
は、素子形成領域１１内において、他の半導体チップや
基板などとの接続のための接続用パッドＣＰと、いわゆ
るＥＤＳ工程における機能検査のための検査用パッドＴ
Ｐとが形成されていて、これらの位置において表面保護
膜１３が開口されている。そして、これらの開口には、
接続用パッドＣＰおよび検査用パッドＴＰにそれぞれ接
続される接続用バンプＣＢおよび検査用バンプＴＢがそ
れぞれ形成されている。
【００１２】接続用パッドＣＰおよび検査用パッドＴＰ
は、内部配線と同じ材料（たとえば、アルミニウム系合
金）からなっており、内部配線の形成工程において同時
に形成される。そして、この実施形態では、検査用パッ
ドＴＰは、５μｍ角〜１０μｍ角の大きさに形成されて
おり、素子形成領域１１内の極わずかの面積を占有する
ようになっている。一方、接続用バンプＣＢおよび検査
用バンプＴＢは、表面保護膜１３の形成後に、たとえ
ば、電解めっきまたは無電解めっきにより、同一工程で
形成される。これらのバンプＣＢ，ＴＢは、たとえば、
金などの耐酸化性金属からなっていることが好ましい。
は、内部配線と同じ材料（たとえば、アルミニウム系合
金）からなっており、内部配線の形成工程において同時
に形成される。そして、この実施形態では、検査用パッ
ドＴＰは、５μｍ角〜１０μｍ角の大きさに形成されて
おり、素子形成領域１１内の極わずかの面積を占有する
ようになっている。一方、接続用バンプＣＢおよび検査
用バンプＴＢは、表面保護膜１３の形成後に、たとえ
ば、電解めっきまたは無電解めっきにより、同一工程で
形成される。これらのバンプＣＢ，ＴＢは、たとえば、
金などの耐酸化性金属からなっていることが好ましい。
【００１３】検査用パッドＴＰが小面積であるのに対し
て、検査用バンプＴＢは、それよりも大きく、ＥＤＳ工
程においてＥＤＳプローブ１５が押し当てられるのに要
するだけの十分な大きさ（たとえば、６０μｍ角〜８０
μｍ角程度）を有している。このようにこの実施形態に
半導体チップは、素子形成領域１１内に小面積の検査用
パッドＴＰを配置し、この検査用パッドＴＰに接続され
る検査用バンプＴＢを表面保護膜１３上に形成してい
る。したがって、検査用パッドＴＰが半導体基板１０上
の大きな領域を占有することがなく、半導体基板１０上
で広い素子形成領域１１を確保して、機能素子を良好に
配置することができる。ＥＤＳ工程では、検査用バンプ
ＴＢにＥＤＳプローブ１５が押し当てられるが、これに
よって素子形成領域１１が損傷を受けるおそれはない。
て、検査用バンプＴＢは、それよりも大きく、ＥＤＳ工
程においてＥＤＳプローブ１５が押し当てられるのに要
するだけの十分な大きさ（たとえば、６０μｍ角〜８０
μｍ角程度）を有している。このようにこの実施形態に
半導体チップは、素子形成領域１１内に小面積の検査用
パッドＴＰを配置し、この検査用パッドＴＰに接続され
る検査用バンプＴＢを表面保護膜１３上に形成してい
る。したがって、検査用パッドＴＰが半導体基板１０上
の大きな領域を占有することがなく、半導体基板１０上
で広い素子形成領域１１を確保して、機能素子を良好に
配置することができる。ＥＤＳ工程では、検査用バンプ
ＴＢにＥＤＳプローブ１５が押し当てられるが、これに
よって素子形成領域１１が損傷を受けるおそれはない。
【００１４】以上、この発明の一実施形態について説明
したが、この発明は他の形態で実施することも可能であ
り、特許請求の範囲に記載された事項の範囲で種々の設
計変更を施すことが可能である。
したが、この発明は他の形態で実施することも可能であ
り、特許請求の範囲に記載された事項の範囲で種々の設
計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体装置の図解
的な平面図(a)および断面図(b)である。
的な平面図(a)および断面図(b)である。
【図２】従来の半導体装置の構成を説明するための図解
的な平面図(a)および断面図(b)である。
的な平面図(a)および断面図(b)である。
１０ 半導体基板 １１ 素子形成領域 １３ 表面保護膜 １５ ＥＤＳプローブ ＣＢ 接続用バンプ ＣＰ 接続用パッド ＴＢ 検査用バンプ ＴＰ 検査用パッド
Claims (1)
- 【請求項１】半導体基板上に形成された機能素子と、 機能素子の形成領域内に形成された検査用パッドと、 この検査用パッドに接続された検査用バンプとを含むこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31408099A JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31408099A JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135795A true JP2001135795A (ja) | 2001-05-18 |
Family
ID=18048999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31408099A Pending JP2001135795A (ja) | 1999-11-04 | 1999-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135795A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
| JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
| JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
| WO2023107881A1 (en) * | 2021-12-10 | 2023-06-15 | Lumileds Llc | Testable flip-chip micro-light emitting diode (led) devices |
| WO2024014084A1 (ja) * | 2022-07-13 | 2024-01-18 | ローム株式会社 | 半導体装置及び製品識別方法 |
-
1999
- 1999-11-04 JP JP31408099A patent/JP2001135795A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
| JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
| JP2006106132A (ja) * | 2004-09-30 | 2006-04-20 | Sharp Corp | 表示駆動回路および表示装置 |
| WO2023107881A1 (en) * | 2021-12-10 | 2023-06-15 | Lumileds Llc | Testable flip-chip micro-light emitting diode (led) devices |
| WO2024014084A1 (ja) * | 2022-07-13 | 2024-01-18 | ローム株式会社 | 半導体装置及び製品識別方法 |
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