WO2024014084A1 - 半導体装置及び製品識別方法 - Google Patents

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WO2024014084A1
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voltage
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power supply
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PCT/JP2023/015763
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直樹 松本
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ローム株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to a semiconductor device and a product identification method.
  • the type of the product can be identified by providing a stamp or the like on the surface of the package of the semiconductor device.
  • the same or similar packages may be applied to multiple products with different configurations or electrical characteristics.
  • a method of product identification by providing an identification resistor in a semiconductor device and measuring the identification resistor with a resistance measuring device (such as a digital multimeter) in a non-energized state (see, for example, Patent Document 1 below).
  • An object of the present disclosure is to provide a semiconductor device and a product identification method that enable accurate product identification.
  • a semiconductor device includes a reference potential terminal configured to have a reference potential, a signal input terminal, a power supply terminal, and the signal input terminal and the reference potential terminal connected in series with each other and in reverse order. a first protection diode and a second protection diode having a direction; an identification resistor connected between the signal input terminal and the reference potential terminal; and an input resistor connected in series between the signal input terminal and the reference potential terminal.
  • a first transistor, a second transistor, a third transistor, a limiting resistor, and a clamp diode connected in series between the power supply terminal and the signal input terminal; in a power supply state in which a power supply voltage is supplied to the power supply terminal; a control circuit configured to be able to control both the second transistor and the third transistor to be turned on; and an internal circuit that performs an operation according to an input signal to the signal input terminal in the power supply state,
  • the forward direction of the parasitic diode of the first transistor and the forward direction of the parasitic diode of the second transistor are opposite to each other, and the third transistor is inserted in series between the power supply terminal and the gate of the first transistor.
  • a series circuit of the limiting resistor and the clamp diode is provided between the third transistor and the signal input terminal, and the clamp diode has a forward direction from the third transistor to the signal input terminal. .
  • FIG. 1 is a configuration diagram of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is an external perspective view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 3 is a state explanatory diagram of a semiconductor device in a normal mode according to an embodiment of the present disclosure.
  • FIG. 4 is a state explanatory diagram of a semiconductor device in a test mode according to an embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating a configuration example of an internal circuit according to an embodiment of the present disclosure.
  • FIG. 6 is a diagram showing how a resistance measuring device is connected to a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 7 is a configuration diagram of a reference semiconductor device.
  • FIG. 1 is a configuration diagram of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is an external perspective view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 3 is a state explanatory diagram of a semiconductor device in
  • FIG. 8 is a diagram showing an example of a current generated when a resistance measuring device is connected to a reference semiconductor device.
  • FIG. 9 is a diagram illustrating a state of the semiconductor device in a first non-energized state and a negative voltage application state according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a state of the semiconductor device in a first non-energized state and a positive voltage application state according to an embodiment of the present disclosure.
  • FIG. 11 is a diagram illustrating the semiconductor device in a second non-energized state and a negative voltage application state according to an embodiment of the present disclosure.
  • FIG. 12 is a diagram illustrating the state of the semiconductor device in a second non-energized state and a positive voltage application state according to an embodiment of the present disclosure.
  • FIG. 9 is a diagram illustrating a state of the semiconductor device in a first non-energized state and a negative voltage application state according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a state
  • FIG. 13 is an overall configuration diagram of a system (motor drive system) according to a second example belonging to an embodiment of the present disclosure.
  • FIG. 14 is a partial circuit diagram of a gate driver according to a second example belonging to an embodiment of the present disclosure.
  • FIG. 15 is a modified configuration diagram of a semiconductor device according to a third example belonging to an embodiment of the present disclosure.
  • FIG. 16 is a modified configuration diagram of a semiconductor device according to a third example belonging to an embodiment of the present disclosure.
  • the ground refers to a reference conductive portion having a reference potential of 0V (zero volts), or refers to the 0V potential itself.
  • the reference conductive part may be formed using a conductor such as metal.
  • the potential of 0V is sometimes referred to as a ground potential.
  • voltages shown without particular reference represent potentials as seen from ground.
  • Level refers to the level of potential, with a high level having a higher potential than a low level for any signal or voltage of interest.
  • a signal or voltage being at a high level strictly means that the level of the signal or voltage is at a high level, and a signal or voltage being at a low level does not strictly mean that the level of the signal or voltage is at a high level. It means that the signal or voltage level is at low level.
  • an on state refers to a state in which the drain and source of the transistor are electrically connected
  • an off state refers to a state in which the drain and source of the transistor are electrically connected. Refers to the state where there is no conduction between the two (blocked state).
  • the MOSFET is understood to be an enhancement type MOSFET unless otherwise specified.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor.”
  • the back gate of any MOSFET may be considered to be short-circuited to the source.
  • Connections between multiple parts forming a circuit such as arbitrary circuit elements, wiring, nodes, etc., may be understood to refer to electrical connections, unless otherwise specified.
  • FIG. 1 shows a partial circuit diagram of a semiconductor device 1 according to an embodiment of the present disclosure.
  • FIG. 2 shows an external perspective view of the semiconductor device 1.
  • the semiconductor device 1 includes a semiconductor chip having a semiconductor integrated circuit formed on a semiconductor substrate, a casing (package) that houses the semiconductor chip, and a plurality of external terminals exposed to the outside of the semiconductor device 1 from the casing. It is an electronic component equipped with the following.
  • a semiconductor device 1 is formed by enclosing a semiconductor chip in a housing (package) made of resin.
  • FIG. 1 shows a power supply terminal T_VCC, a signal input terminal T_IN, and a ground terminal T_GND. Note that the number of external terminals of the semiconductor device 1 and the type of casing of the semiconductor device 1 shown in FIG. 2 are merely examples, and they can be designed arbitrarily.
  • a ground potential is applied to the ground terminal T_GND corresponding to the reference potential terminal.
  • the signal input terminal T_IN is a terminal to which an input signal IN is supplied from an input signal supply circuit (not shown).
  • the input signal supply circuit is an external circuit that can be connected to the semiconductor device 1.
  • Power supply terminal T_VCC is a terminal that should receive supply of power supply voltage VCC.
  • Power supply voltage VCC is a positive DC voltage. Supplying the power supply voltage VCC to the power supply terminal T_VCC corresponds to supplying the power supply voltage VCC to the semiconductor device 1.
  • a state in which power supply voltage VCC is supplied to power supply terminal T_VCC is referred to as a power supply state.
  • a state in which the supply of power supply voltage VCC to power supply terminal T_VCC is interrupted is referred to as a non-energized state. In the non-energized state, the power supply terminal T_VCC has a ground potential or is open.
  • the semiconductor device 1 includes a signal input circuit 10, an internal circuit 20, a control circuit 30, and an internal power supply circuit 40.
  • the signal input circuit 10 includes protection diodes D1 and D2, an input resistor R1, transistors M1 and M2, an identification resistor R2, a transistor M3, a limiting resistor R3, and a clamp diode D3.
  • Transistors M1 and M2 are N-channel MOSFETs, and transistor M3 is a P-channel MOSFET.
  • wirings WR_IN, WR_GND, and WR_VCC represent internal wirings provided within the semiconductor device 1.
  • the wiring WR_GND is connected to the ground terminal T_GND and has a ground potential.
  • Wiring WR_IN is connected to signal input terminal T_IN.
  • Wiring WR_VCC is connected to power supply terminal T_VCC.
  • the protection diodes D1 and D2 are connected in series between the terminals T_IN and T_GND to form an electrostatic protection circuit for protecting the internal circuit 20 from static electricity.
  • the cathode of the protection diode D1 is connected to the wiring WR_IN (in other words, connected to the terminal T_IN)
  • the cathode of the protection diode D2 is connected to the wiring WR_GND (in other words, connected to the terminal T_GND)
  • the protection diodes D1 and D2 are connected to each other.
  • the anodes are connected to each other.
  • each protection diode may be formed by a parasitic diode of a MOSFET.
  • the forward directions of each of the protection diodes D1 and D2 may be reversed with respect to that shown in FIG.
  • Identification resistor R2 is connected between terminals T_IN and T_GND. Specifically, the first end of the identification resistor R2 is connected to the wiring WR_IN (in other words, it is connected to the terminal T_IN), and the second end of the identification resistor R2 is connected to the wiring WR_GND (therefore, it is connected to the terminal T_GND). ).
  • Input resistor R1, transistor M1, and transistor M2 are connected in series between terminals T_IN and T_GND. Specifically, a first end of the resistor R1 is connected to the wiring WR_IN (in other words, connected to the terminal T_IN), and a second end of the resistor R1 is connected to the source of the transistor M1. The drain of the transistor M1 is connected to the drain of the transistor M2, and the source of the transistor M2 is connected to the wiring WR_GND (therefore, connected to the terminal T_GND). Note that the connection node between the input resistor R1 and the transistor M1 (ie, the node to which the source of the transistor M1 is connected) is referred to as a node ND3.
  • Diode M1_D is a parasitic diode added to transistor M1, and diode M2_D is a parasitic diode added to transistor M2.
  • the parasitic diode M1_D has a forward direction from the source to the drain of the transistor M1.
  • Parasitic diode M2_D has a forward direction from the source to the drain of transistor M2. Therefore, the anode of the parasitic diode M1_D is connected to the node ND3, the anode of the parasitic diode M2_D is connected to the wiring WR_GND, and the cathodes of the parasitic diodes M1_D and M2_D are commonly connected.
  • Transistor M3, limiting resistor R3, and clamp diode D3 are connected in series between terminals T_VCC and T_IN. Specifically, the source of the transistor M3 is connected to the wiring WR_VCC (in other words, connected to the terminal T_VCC), the drain of the transistor M3 is connected to the first end of the limiting resistor R3, and the second end of the limiting resistor R3 is It is connected to the anode of the clamp diode D3, and the cathode of the clamp diode D3 is connected to the wiring WR_IN (therefore, connected to the terminal T_IN).
  • the node to which the drain of transistor M3 is connected is referred to as node ND1.
  • the connection node between the limiting resistor R3 and the clamp diode D3 is referred to as a node ND2.
  • Diode M3_D is a parasitic diode added to transistor M3.
  • Parasitic diode M3_D has a forward direction from the drain to the source of transistor M3. Therefore, the anode of the parasitic diode M3_D is connected to the node ND1, and the cathode of the parasitic diode M3_D is connected to the wiring WR_VCC.
  • the clamp diode D3 may be formed by a parasitic diode of the MOSFET.
  • Node ND1 is connected to the gate of transistor M1. That is, the transistor M3 is inserted in series between the power supply terminal T_VCC and the gate of the transistor M1.
  • the signal generated at node ND1 is referred to as signal SND1. Therefore, signal SND1 is applied to the gate of transistor M1.
  • the signal applied to the gate of transistor M3 is referred to as signal CNT1
  • the signal applied to the gate of transistor M2 is referred to as signal CNT2.
  • the internal circuit 20 is connected to the wiring WR_IN, and operates in accordance with the signal on the wiring WR_IN in the power supply state.
  • the control circuit 30 generates signals CNT1 and CNT2 in the power supply state, and supplies the signal CNT1 to the gate of the transistor M3 while supplying the signal CNT2 to the gate of the transistor M2. In the non-energized state, the control circuit 30 stops operating, and at this time, the control circuit 30 does not generate or output the signals CNT1 and CNT2. It is assumed that the signals CNT1 and CNT2 have a ground potential in a non-energized state.
  • the wiring for transmitting the signals CNT1 and CNT2 may be connected to the ground (wiring WR_GND) via a pull-down resistor (not shown).
  • the internal power supply circuit 40 is connected to the wiring WR_VCC, and generates and outputs one or more types of internal power supply voltages based on the power supply voltage VCC in the power supply state. Each circuit within the semiconductor device 1 may be driven based on the internal power supply voltage or the power supply voltage VCC. In the non-energized state, the operation of the internal power supply circuit 40 is stopped, and at this time, the internal power supply circuit 40 does not generate an internal power supply voltage.
  • the control circuit 30 operates in normal mode or test mode based on the mode designation signal.
  • the semiconductor device 1 is provided with a mode designation external terminal as an external terminal for determining the value of the mode designation signal.
  • the mode designation signal has a value of "0" or “1” depending on the voltage applied to the mode designation external terminal.
  • the mode designation signal has a value of "0” when the voltage applied to the mode designation external terminal is less than a predetermined positive threshold voltage, and when the voltage applied to the mode designation external terminal is equal to or higher than the threshold voltage. It is assumed that the mode designation signal has a value of "1" at a certain time.
  • the control circuit 30 In the power supply state, the control circuit 30 operates in the normal mode when the mode designation signal has a value of "0", and operates in the test mode when the mode designation signal has a value of "1". It can also be considered that the control circuit 30 sets the operating mode of the semiconductor device 1 to the normal mode or the test mode. In this case, the control circuit 30 sets the operation mode of the semiconductor device 1 to the normal mode when the mode designation signal has a value of "0", and sets the operation mode of the semiconductor device 1 to the normal mode when the mode designation signal has a value of "1". You can say that you set it to test mode.
  • the control circuit 30 turns on the transistor M2 by supplying a high level signal CNT2 to the transistor M2, and controls the transistor M2 by supplying a low level signal CNT1 to the transistor M3. Turn on transistor M3.
  • the power supply voltage VCC is applied as the signal SND1 to the gate of the transistor M1 through the channel of the transistor M3 (the channel between the drain and the source), and the transistor M1 is turned on.
  • the power supply voltage VCC is, for example, 15V, which is sufficiently higher than the gate threshold voltage of the transistor M1.
  • the current Ia shown in FIG. 3 will be described later.
  • the control circuit 30 turns off the transistor M2 by supplying a low level signal CNT2 to the transistor M2, and controls the transistor M2 by supplying a high level signal CNT1 to the transistor M3.
  • Control transistor M3 off.
  • the transistor M3 is turned off, so that the potential of the signal SND1 becomes approximately the same as the potential of the wiring WR_IN, and the transistor M1 is also turned off.
  • FIG. 5 shows a configuration example of the internal circuit 20.
  • the internal circuit 20 includes a protective resistor 21, a Schmitt trigger circuit 22, and a driver 23.
  • a power transistor MM is connected to the driver 23.
  • Power transistor MM is a transistor provided outside of semiconductor device 1. However, the power transistor MM may be a transistor provided inside the semiconductor device 1, and in this case, the power transistor MM may be considered to be included in a component of the internal circuit 20.
  • the power transistor MM is composed of an N-channel MOSFET, but the type of the power transistor MM is arbitrary.
  • a first end of the protective resistor 21 is connected to the wiring WR_IN, and a second end of the protective resistor 21 is connected to the input end of the Schmitt trigger circuit 22.
  • the protective resistor 21 is an element that protects the Schmitt trigger circuit 22 from static electricity and the like applied to the wiring WR_IN.
  • the Schmitt trigger circuit 22 is an example of a binarization circuit that has an input terminal and an output terminal, and binarizes a signal applied to its input terminal.
  • the signal input to the input end of the Schmitt trigger circuit 22 is represented by the symbol AIN, and the signal output from the output end of the Schmitt trigger circuit 22 is represented by the symbol DOUT.
  • Signal AIN is an analog signal
  • signal DOUT is a digital signal.
  • the Schmitt trigger circuit 22 can be considered to be a circuit that binarizes the input signal IN. In the following, it is assumed that the signal AIN is equal to the input signal IN unless otherwise specified.
  • the signal DOUT is a binary signal having a value of "0” or “1".
  • the Schmitt trigger circuit 22 outputs a signal DOUT having a value of "0" when the potential of the signal AIN (therefore, the potential of the input signal IN) is below a predetermined lower threshold voltage VL_SMT, and outputs the signal DOUT having a value of "0".
  • a signal DOUT having a value of "1" is output.
  • Upper threshold voltage VH_SMT is higher than lower threshold voltage VL_SMT, and lower threshold voltage VL_SMT is positive.
  • the Schmitt trigger circuit 22 will be explained in more detail starting from when the value of the signal DOUT is "0".
  • the Schmitt trigger circuit 22 switches the value of the signal DOUT from "0" to "1".
  • the Schmitt trigger circuit 22 switches the value of the signal DOUT from "1" to "0".
  • values of "0" and “1” may be assigned to the low level and high level signals DOUT, respectively (or vice versa).
  • the driver 23 receives the signal DOUT from the output terminal of the Schmitt trigger circuit 22.
  • Driver 23 is connected to the gate of power transistor MM.
  • the driver 23 controls the power transistor MM to turn on or off by controlling the gate potential of the power transistor MM according to the signal DOUT. Specifically, the driver 23 controls the power transistor MM to be turned off when the value of the signal DOUT is "0", and controls the power transistor MM to be turned on when the value of the signal DOUT is "1". .
  • the drain current of power transistor MM is supplied to a load (not shown) connected to power transistor MM.
  • the operations of the internal circuit 20 described above are performed at least in the normal mode, and may also be performed in the test mode. That is, at least in the normal mode, the internal circuit 20 generates and outputs the signal DOUT (binarized signal) by binarizing the input signal IN, and performs the first operation when the value of the signal DOUT is "0". and when the value of the signal DOUT is "1", the second operation is performed.
  • the first operation is an operation to turn off the power transistor MM
  • the second operation is an operation to turn on the power transistor MM
  • the first operation and the second operation can be any operation as long as they are different from each other. It is.
  • the first operation and the second operation may not be executed in the test mode.
  • the input resistance value between the terminals T_IN and T_GND as seen from the input signal supply circuit has a specified resistance value, that is, the input impedance between the terminals T_IN and T_GND.
  • the values of the input resistor R1 and the identification resistor R2 are set so that the input resistor R1 and the identification resistor R2 have a specified resistance value.
  • both transistors M1 and M2 are on, so the input resistance value (input impedance) is the combined resistance value of the parallel circuit of the input resistor R1 and the identification resistor R2.
  • the value of the identification resistor R2 is sufficiently larger than the value of the input resistor R1.
  • the specified resistance value is 5.00 k ⁇
  • the values of the input resistor R1 and identification resistor R2 are set to 5.03 k ⁇ and 800 k ⁇ , respectively.
  • the multiple types of semiconductor devices 1 are multiple types of products that are different from each other.
  • the plurality of types of semiconductor devices 1 differ in their internal configurations, electrical characteristics, and the like.
  • the value of the identification resistor R2 in the first semiconductor device 1 is set to the first identification resistance value
  • the value of the identification resistor R2 in the first semiconductor device 1 is set to the first identification resistance value
  • the value of the identification resistor R2 in the device 1 is set to the second identification resistance value
  • the value of the identification resistor R2 in the third semiconductor device 1 is set to the third identification resistance value.
  • the first to third identification resistance values are made different from each other.
  • the product can be identified by measuring the resistance value between the terminals T_IN and T_GND using a resistance measuring device in a non-energized state or in a test mode.
  • the semiconductor device 1a is the first, second, or third semiconductor device 1.
  • the resistance measuring device DM is a device capable of measuring the resistance value between any two terminals, and is generally referred to as a tester or a digital multimeter.
  • the resistance measuring device DM may also measure physical quantities (for example, current values or voltage values) other than resistance values.
  • the semiconductor device 1a is in a non-energized state. Alternatively, the semiconductor device 1a is in the power supply state, but is set to the test mode.
  • the resistance measuring device DM has first and second probes, measures the resistance value between the first and second probes, and outputs the measurement result (for example, the resistance value is displayed on the display screen provided on the resistance measuring device DM). display measurement results).
  • one of the first and second probes is brought into contact with the terminal T_IN, and the other is brought into contact with the terminal T_GND. Then, in the product identification step, the resistance value between the terminals T_IN and T_GND is measured by the resistance measuring device DM, and the product can be identified based on the measurement result.
  • the semiconductor device 1a can be determined to be the first semiconductor device 1 (that is, the first type of semiconductor device 1). . If the measurement result of the resistance value between the terminals T_IN and T_GND represents the second identification resistance value or a value close to it, the semiconductor device 1a can be determined to be the second semiconductor device 1 (that is, the second type of semiconductor device 1). . If the measurement result of the resistance value between the terminals T_IN and T_GND represents the third identification resistance value or a value close to it, the semiconductor device 1a can be determined to be the third semiconductor device 1 (that is, the third type of semiconductor device 1). .
  • the reference semiconductor device 900 includes an input resistor 901, an identification resistor 902, a transistor 903, a protection diode 904, and an internal circuit 905.
  • Terminals 911 and 912 are two external terminals provided on the reference semiconductor device 900.
  • terminal 911 is connected to the first end of input resistor 901 and to internal circuit 905.
  • a second end of input resistor 901 is connected to terminal 912 via transistor 903.
  • Identification resistor 902 is connected between terminals 911 and 912.
  • a cathode and an anode of protection diode 904 are connected to terminals 911 and 912, respectively.
  • Terminal 912 is connected to ground.
  • transistor 903 in a mode corresponding to the normal mode described above, transistor 903 is turned on, and internal circuit 905 performs a predetermined operation in response to an input signal to terminal 911.
  • each product has an identification resistor 902 with a unique resistance value.
  • the transistor 903 is turned off in a mode corresponding to the test mode described above, and at this time, the product identification is performed by measuring the resistance value between the terminals 911 and 912 using the resistance measuring device DM. be able to. The same applies even when the reference semiconductor device 900 is not energized.
  • the resistance measuring device DM measures the voltage between the first and second probes while applying (supplying) a constant current between the first and second probes, and converts the measured voltage into a resistance value. Measure the resistance between the first and second probes.
  • the resistance measuring device DM measures the voltage between the first and second probes while applying (supplying) a constant current between the first and second probes, and converts the measured voltage into a resistance value. Measure the resistance between the first and second probes.
  • a high potential is applied to terminal 912 as seen from terminal 911
  • current flows through protection diode 904 as shown in FIG.
  • the value of 902 is not detected correctly by the resistance measuring device DM.
  • a negative voltage is applied to the terminal 911 with respect to the terminal 912, and the ground potential is applied to the gate of the transistor 903, a connection node between the transistor 903 and the input resistor 901 and the gate of the transistor 901 are connected.
  • the transistor 903 may be turned on when a voltage equal to or higher than the gate threshold voltage is applied. In this case, current also flows through the transistor 903, which prevents accurate measurement of the value of the identification resistor 902. Even if the transistor 903 is not turned on, current may flow through the parasitic diode of the transistor 903.
  • the semiconductor device 1 corresponds to the semiconductor device 1 that has been improved from the reference semiconductor device 900.
  • the protection diode portion is a series circuit of two protection diodes D1 and D2 whose forward directions are set opposite to each other. As a result, no current flows through the protection diodes D1 and D2 even if either of the terminals T_IN and T_GND becomes a high potential side in the product identification process.
  • the switch portion connected in series to the input resistor R1 is a series circuit of two MOSFETs (M1, M2) whose forward directions of parasitic diodes are opposite to each other.
  • the gate of the transistor M1 is A voltage higher than the gate threshold voltage may be applied.
  • the transistor M1 may be turned on, and the transistor M2 may be turned on in conjunction with the transistor M1.
  • a signal SND1 linked to the potential of the terminal T_IN is applied to the gate of the transistor M1.
  • the voltage applied between the first and second probes by the resistance measuring device DM in the product identification process is not so high, and does not exceed the reverse breakdown voltage of the protection diode D1 or D2. Similarly, in the product identification process, the voltage applied between the first and second probes by the resistance measuring device DM never exceeds the reverse breakdown voltage of the parasitic diode M1_D or M2_D.
  • the value of the limiting resistor R3 is sufficiently large compared to the input resistor R1. Therefore, the voltage drop that occurs at the input resistor R1 due to the flow of the current Ia is negligibly small and does not affect the operation of the internal circuit 20. That is, the voltage drop that occurs at the input resistor R1 due to the flow of the current Ia is sufficiently smaller than the lower threshold voltage VL_SMT in the Schmitt trigger circuit 22, and the output signal DOUT of the Schmitt trigger circuit 22 becomes "1" due to the current Ia. ” has no value.
  • the value of the limiting resistor R3 is set to 4 M ⁇ . At this time, even if the power supply voltage VCC is 15V, the voltage drop across the input resistor R1 due to the flow of the current Ia is about 19mV. On the other hand, the lower threshold voltage VL_SMT is set to exceed at least 1V. As will be described later, if a plurality of blocks including the input resistor R1 and the internal circuit 20 are provided and the transistor M3 and the limiting resistor R3 are shared by the plurality of blocks, the current Ia is used in each block. The voltage drop across the input resistor R1 becomes even smaller.
  • the value of the input resistor R1 is set to 5 k ⁇ , and the value of the limiting resistor R3 is set to 4 M ⁇ . Further, it is assumed that the voltage supplied to the power supply terminal T_VCC in the power supply state is 15V. Further, in the power supply state, the input signal supply circuit (not shown) supplies a high level or low level input signal IN to the terminal T_IN, and the high level input signal IN has a potential of 5V and a low level. It is assumed that the input signal IN has a potential of 0V. Furthermore, it is assumed that the lower threshold voltage VL_SMT is 1.5V and the upper threshold voltage VH_SMT is 1.8V.
  • the Schmitt trigger circuit 22 In the normal mode, when a high-level input signal IN is supplied from the input signal supply circuit to the terminal T_IN, a potential of 5V is applied to the wiring WR_IN, and a current of 1 mA flows through the input resistor R1. At this time, the Schmitt trigger circuit 22 outputs a signal DOUT of "1". In normal mode, when a low-level input signal IN is supplied from the input signal supply circuit to the terminal T_IN, a potential of 0V is applied to the wiring WR_IN, and at this time, a minute current on the order of ⁇ A flows out from the terminal T_IN through the limiting resistor R3. , the Schmitt trigger circuit 22 outputs a signal DOUT of "0" based on the potential of the wiring WR_IN.
  • the non-energized state As described above, in the non-energized state, the power supply terminal T_VCC has the ground potential or is open.
  • a state in which the power supply terminal T_VCC has a ground potential is referred to as a first non-energized state for convenience, and a state in which the power supply terminal T_VCC is opened is referred to as a second non-energized state for convenience.
  • whether the power supply terminal T_VCC has a ground potential or is open depends on the circuit on the printed circuit board on which the semiconductor device 1 is to be mounted. When the semiconductor device 1 exists as a single component without being connected to any other circuit (except for the resistance measuring device DM), the semiconductor device 1 is in the second non-energized state.
  • the product identification process is carried out in a non-energized state.
  • one of the first and second probes of the resistance measuring device DM is brought into contact with the terminal T_IN, and the other is brought into contact with the terminal T_GND.
  • the product identification step one of the first and second probes of the resistance measuring device DM is brought into contact with the terminal T_IN, and the other is brought into contact with the terminal T_GND.
  • a negative voltage application state where a negative voltage is applied to the terminal T_IN when viewed from the terminal T_GND
  • a positive voltage application state where a positive voltage is applied to the terminal T_IN when viewed from the terminal T_GND.
  • FIG. 9 shows the state of the semiconductor device 1 in the first non-energized state and in the negative voltage applied state.
  • the power supply to the semiconductor device 1 is interrupted, so the operation of the control circuit 30 is stopped, and the signals CNT1 and CNT2 have a ground potential.
  • the gate-source voltage of transistor M2 and the gate-source voltage of transistor M3 are 0V, and both transistors M2 and M3 are turned off.
  • the negative voltage applied to the terminal T_IN is also applied to the node ND3, but at this time, the gate potential of the transistor M1 also decreases as the potential of the terminal T_IN decreases. Therefore, the gate potential of the transistor M1 does not exceed the gate threshold voltage of the transistor M1 when viewed from the potential of the node ND3, and the transistor M1 is off. Specifically, the gate voltage of the transistor M1 is limited to a voltage higher than the negative voltage applied to the terminal T_IN by the forward voltage of the clamp diode D3, and at this time, the transistor M1 is turned off.
  • the gate voltage of the transistor M1 becomes approximately the same as the voltage applied to the terminal T_IN. (at least the difference between them is smaller than the gate threshold voltage of transistor M1), and the off state of transistor M1 is guaranteed.
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the first non-energized state and negative voltage applied state, no current flows through the channel of the transistor M2 or the parasitic diode M2_D and the channel of the transistor M1 or the parasitic diode M1_D.
  • FIG. 10 shows the state of the semiconductor device 1 in the first non-energized state and in the positive voltage applied state. In the first non-energized state, both transistors M2 and M3 are turned off as described above.
  • the positive voltage (for example, 2V) applied to the terminal T_IN is also applied to the node ND3.
  • the gate voltage of the transistor M1 may be unstable, in the first non-energized state and the positive voltage application state, the gate voltage of the transistor M1 is equal to or higher than the forward voltage of the parasitic diode M3_D when viewed from the potential of the power supply terminal T_VCC. There is no. Specifically, the gate voltage of the transistor M1 is limited to a voltage higher than the potential of the power supply terminal T_VCC (ground potential in the first non-energized state) by the forward voltage of the parasitic diode M3_D.
  • the gate potential of the transistor M1 does not exceed the gate threshold voltage of the transistor M1 when viewed from the potential of the node ND3 (for example, 2V), and the transistor M1 It's off.
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the first non-energized state and positive voltage applied state, no current flows through the channel of the transistor M1 or the parasitic diode M1_D and the channel of the transistor M2 or the parasitic diode M2_D.
  • FIG. 11 shows the state of the semiconductor device 1 in the second non-energized state and in the negative voltage applied state.
  • the behavior of the semiconductor device 1 in the second de-energized state and the negative voltage application state is similar to the behavior of the semiconductor device 1 in the first de-energized state and the negative voltage applied state.
  • the power supply to the semiconductor device 1 is interrupted, so the operation of the control circuit 30 is stopped, and the signals CNT1 and CNT2 have the ground potential.
  • the gate-source voltage of transistor M2 and the gate-source voltage of transistor M3 are 0V, and both transistors M2 and M3 are turned off.
  • the negative voltage applied to the terminal T_IN is also applied to the node ND3, but at this time, as the potential of the terminal T_IN decreases, the gate potential of the transistor M1 also decreases. Therefore, the gate potential of the transistor M1 does not exceed the gate threshold voltage of the transistor M1 when viewed from the potential of the node ND3, and the transistor M1 is off. Specifically, the gate voltage of the transistor M1 is limited to a voltage higher than the negative voltage applied to the terminal T_IN by the forward voltage of the clamp diode D3, and at this time, the transistor M1 is turned off.
  • the gate voltage of the transistor M1 becomes approximately the same as the voltage applied to the terminal T_IN. expected (at least their difference is smaller than the gate threshold voltage of transistor M1).
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the second non-energized state and negative voltage applied state, no current flows through the channel of the transistor M2 or the parasitic diode M2_D and the channel of the transistor M1 or the parasitic diode M1_D.
  • FIG. 12 shows the state of the semiconductor device 1 in the second non-energized state and in the positive voltage applied state. In the second non-energized state, both transistors M2 and M3 are turned off as described above.
  • the positive voltage (for example, 2V) applied to the terminal T_IN is also applied to the node ND3.
  • the gate voltage of the transistor M1 may be unstable, in the second non-conducting state and the positive voltage application state, the gate voltage of the transistor M1 does not exceed the forward voltage of the clamp diode D3 when viewed from the potential of the terminal T_IN. None. Specifically, the gate voltage of the transistor M1 is limited to a voltage higher than the potential of the terminal T_IN (the above-mentioned positive voltage) by the forward voltage of the clamp diode D3, and at this time, the transistor M1 is turned off.
  • the gate voltage of the transistor M1 becomes approximately the same as the voltage applied to the terminal T_IN. (at least the difference between them is smaller than the gate threshold voltage of transistor M1), and the off state of transistor M1 is guaranteed.
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the second non-energized state and positive voltage application state, no current flows through the channel of the transistor M1 or the parasitic diode M1_D and the channel of the transistor M2 or the parasitic diode M2_D.
  • Test mode In the test mode, all transistors M1 to M3 are turned off as described above (see FIG. 4). It is also possible to carry out the product identification process in test mode.
  • the negative voltage application state in the test mode is the same as the first non-energized state and negative voltage application state. That is, in the negative voltage application state in the test mode, the negative voltage applied to the terminal T_IN is also applied to the node ND3, but at this time, as the potential of the terminal T_IN decreases, the gate potential of the transistor M1 also decreases. Therefore, the gate potential of the transistor M1 does not exceed the gate threshold voltage of the transistor M1 when viewed from the potential of the node ND3, and the off state of the transistor M1 is ensured. Specifically, the gate voltage of the transistor M1 is limited to a voltage higher than the negative voltage applied to the terminal T_IN by the forward voltage of the clamp diode D3, and at this time, the transistor M1 is turned off.
  • the gate voltage of the transistor M1 becomes approximately the same as the voltage applied to the terminal T_IN. (at least the difference between them is smaller than the gate threshold voltage of transistor M1), and the off state of transistor M1 is guaranteed.
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the negative voltage application state in the test mode, no current flows through the channel of the transistor M2 or the parasitic diode M2_D and the channel of the transistor M1 or the parasitic diode M1_D.
  • the positive voltage application state in the test mode is similar to the second non-energized state and positive voltage application state.
  • the positive voltage (for example, 2V) applied to the terminal T_IN is also applied to the node ND3.
  • the gate voltage of the transistor M1 never exceeds the forward voltage of the clamp diode D3 when viewed from the potential of the terminal T_IN.
  • the gate voltage of the transistor M1 is limited to a voltage higher than the potential of the terminal T_IN (the above-mentioned positive voltage) by the forward voltage of the clamp diode D3, and at this time, the transistor M1 is turned off.
  • the gate voltage of the transistor M1 becomes approximately the same as the voltage applied to the terminal T_IN. (at least the difference between them is smaller than the gate threshold voltage of transistor M1), and the off state of transistor M1 is guaranteed.
  • the directions of the parasitic diodes M1_D and M2_D are opposite to each other. Therefore, in the positive voltage application state in the test mode, no current flows through the channel of the transistor M1 or the parasitic diode M1_D and the channel of the transistor M2 or the parasitic diode M2_D.
  • a first example will be explained.
  • a block including the signal input circuit 10 and the internal circuit 20 is referred to as a target block.
  • the semiconductor device 1 may be provided with first to mth target blocks.
  • m is an arbitrary integer of 2 or more.
  • the product identification process carried out in the de-energized state or test mode for each target block, one of the first and second probes of the resistance measuring device DM is brought into contact with the terminal T_IN, and the other is brought into contact with the terminal T_IN. It is brought into contact with terminal T_GND and the resistance value between terminals T_IN and T_GND is measured. Then, the first to mth measurement values for the first to mth target blocks are obtained.
  • the i-th measured value is a measured value of the resistance between the terminals T_IN and T_GND in the i-th target block, and represents the value of the identification resistance R2 in the i-th target block (here, i is a natural number less than or equal to m).
  • the product identification step it becomes possible to identify the product of the semiconductor device 1 based on the combination of the first to mth measured values.
  • the values of the identification resistance R2 of the first and second target blocks are both set to 100 k ⁇
  • the identification resistance R2 of the first and second target blocks is set to 100 k ⁇ .
  • the values of the identification resistors R2 of the first and second target blocks in the third type of semiconductor device 1 are set to 100 k ⁇ and 200 k ⁇ , respectively.
  • the product identification process is performed on any of the first to third types of semiconductor devices 1 and the first and second measurement values are obtained, the product identification process is performed based on the first and second measurement values. It is possible to identify which type of semiconductor device 1 among the first to third types the target semiconductor device 1 is.
  • a transistor M3 and a limiting resistor R3 may be provided for each target block.
  • a circuit consisting of the transistor M3 and the limiting resistor R3 is provided in the semiconductor device 1 as a common circuit, and the common circuit is shared between the first to m-th target blocks. You may also do this.
  • FIG. 13 shows an overall configuration diagram of the system SYS according to the second embodiment.
  • System SYS can be referred to as a motor drive system.
  • the system SYS includes a gate driver 1b, an MCU (Micro Controller Unit) 2, and a motor 3.
  • the gate driver 1b is an example of the semiconductor device 1 shown in the first embodiment.
  • the MCU 2 corresponds to the above-mentioned input signal supply circuit to the gate driver 1b.
  • the motor 3 is a three-phase brushless DC motor equipped with three phases of coil L[1] to coil L[3].
  • the motor 3 has a stator and a rotor equipped with permanent magnets, and the stator is provided with coils L[1] to L[3].
  • the coils L[1] to [3] are star-connected.
  • Coils L[1], L[2], and L[3] are first-phase, second-phase, and third-phase coils, respectively.
  • the first phase, second phase, and third phase correspond to U phase, V phase, and W phase, respectively.
  • the system SYS is provided with three-phase half-bridge circuits HB[1] to HB[3] and three-phase sense resistors R S [1] to R S [3].
  • the half-bridge circuits HB[1], HB[2], and HB[3] are each provided between the power supply wiring WR_VPWR to which the power supply voltage VPWR is applied and the ground. Power supply voltage VPWR is a predetermined positive DC voltage.
  • Half-bridge circuits HB[1], HB[2], and HB[3] each include a high-side transistor and a low-side transistor connected in series with each other. Each transistor in half bridge circuits HB[1] to HB[3] is configured as an N-channel MOSFET.
  • the high-side transistor in the half-bridge circuit HB[i] is referred to as a high-side transistor MH[i] or simply a transistor MH[i].
  • the low-side transistor in the half-bridge circuit HB[i] is referred to as a low-side transistor ML[i] or simply as a transistor ML[i]. i represents any integer. Note that the transistor MH[i] or ML[i] may also be referred to as a power transistor.
  • the drains of transistors MH[1] to MH[3] are connected to power supply wiring WR_VPWR and supplied with power supply voltage VPWR.
  • the source of the high-side transistor MH[i] and the drain of the low-side transistor ML[i] are commonly connected at the node ND[i].
  • the source of the low-side transistor ML[i] is connected to ground via the sense resistor R S [i].
  • Nodes ND[1], ND[2], and ND[3] are connected to one end of coil L[1], one end of coil L[2], and one end of coil L[3], respectively.
  • the other ends of the coils L[1] to L[3] are commonly connected to each other at a neutral point NP.
  • the plurality of external terminals provided in the gate driver 1b are external terminals T_VPWR, T_GH[1] to T_GH[3], T_GL[1] to T_GL[3], T_SH[1] to T_SH[3], and T_SL[1].
  • T_VPWR external terminals
  • T_GH[1] to T_GH[3] external terminals
  • T_GL[1] to T_GL[3] external terminals
  • T_SH[1] to T_SH[3] T_SL[1].
  • T_SL[3] AINP[1] ⁇ AINP[3]
  • T_VCC T_INH[1] ⁇ T_INH[3]
  • T_AOUT[ 1] to T_AOUT[3] and T_GND External terminals other than these are also provided in the gate driver 1b.
  • the external terminal T_VPWR is a power input terminal that is connected to the power supply wiring WR_VPWR and receives the power supply voltage VPWR.
  • the external terminals T_GH[1] to T_GH[3] and T_GL[1] to T_GL[3] are gate signal output terminals.
  • Gate signal output terminals T_GH[1], T_GH[2], and T_GH[3] are connected to the gates of high-side transistors MH[1], MH[2], and MH[3], respectively.
  • Gate signal output terminals T_GL[1], T_GL[2], and T_GL[3] are connected to the gates of low-side transistors ML[1], ML[2], and ML[3], respectively.
  • the gate signal of the high-side transistor MH[i] is referred to by the symbol "GH[i]”
  • the gate signal of the low-side transistor ML[i] is referred to by the symbol "GL[i]". .
  • External terminals T_SH[1] to T_SH[3] and T_SL[1] to T_SL[3] are source connection terminals.
  • Source connection terminals T_SH[1], T_SH[2], and T_SH[3] are connected to the sources of high-side transistors MH[1], MH[2], and MH[3], respectively.
  • Source connection terminals T_SL[1], T_SL[2], and T_SL[3] are connected to the sources of low-side transistors ML[1], ML[2], and ML[3], respectively.
  • External terminals AINP[1] to AINP[3] and AINN[1] to AINN[3] are current detection terminals.
  • a voltage drop generated at the sense resistor R S [i] is applied between the current detection terminals AINP[i] and AINN[i].
  • the source connection terminal T_SL[i] and the external terminal AINP[i] are common terminal.
  • the external terminal T_VCC in the gate driver 1b is the above-mentioned power supply terminal T_VCC (see FIG. 1, etc.), and the power supply voltage VCC is applied to the power supply terminal T_VCC in the power supply state.
  • the external terminal T_GND in the gate driver 1b is the above-mentioned ground terminal T_GND (see FIG. 1, etc.), and is connected to the ground.
  • External terminals T_INH[1] to T_INH[3] and T_INL[1] to T_INL[3] are control input terminals.
  • MCU2 is connected to control input terminals T_INH[1] to T_INH[3] and T_INL[1] to T_INL[3].
  • the MCU2 outputs drive control signals INH[1] to INH[3] and INL[1] to INL[ to the control input terminals T_INH[1] to T_INH[3] and T_INL[1] to T_INL[3], respectively. 3] can be supplied.
  • External terminals T_AOUT[1] to T_AOUT[3] are current detection output terminals.
  • MCU2 is connected to current detection output terminals T_AOUT[1] to T_AOUT[3].
  • the gate driver 1b outputs a current detection signal AOUT[i] according to the voltage between the current detection terminals AINP[i] and AINN[i] from the current detection output terminal T_AOUT[i], Give to MUC2.
  • the current detection signal AOUT[i] indicates the detection result of the current flowing through the coil L[i].
  • MUC2 generates drive control signals INH[1] to INH[3] and INL[1] to INL[3] based on current detection signals AOUT[1] to AOUT[3], and gates each drive control signal. It can be supplied to the driver 1b.
  • the gate driver 1b can supply gate signals GH[1] to GH[3] based on the drive control signals INH[1] to INH[3] to the gates of the transistors MH[1] to MH[3], and Gate signals GL[1] to GL[3] based on control signals INL[1] to INL[3] can be supplied to the gates of transistors ML[1] to ML[3].
  • the states (on or off states) of transistors MH[1] to MH[3] and MH[1] to MH[3] are controlled, and as a result, the half bridge circuits HB[1] to HB[3]
  • the motor 3 is driven by supplying current to the coils L[1] to L[3] through the coils L[1] to L[3].
  • the gate signal GH[i] when turning on the transistor MH[i] has a potential higher than the power voltage VPWR. may be generated within the gate driver 1b or outside the gate driver 1b.
  • the drive control signals INH[1] to INH[3] and INL[1] to INL[3] each have a high level or a low level.
  • the gate driver 1b includes first to sixth internal circuits 20. Each internal circuit 20 has the same configuration and function as the above-described internal circuit 20 (see FIG. 5). However, the input signals IN for the first to third internal circuits 20 are drive control signals INH[1] to INH[3], respectively, and the input signals IN for the fourth to sixth internal circuits 20 are These are drive control signals INL[1] to INL[3], respectively.
  • the power transistors MM that the first to third internal circuits 20 control to turn on or off are high-side transistors MH[1] to MH[3], respectively, and the fourth to sixth internal circuits 20 control to turn on or off.
  • the power transistors MM to be controlled are low-side transistors ML[1] to ML[3], respectively.
  • the i-th internal circuit 20 is connected to the control input terminal T_INH[i] and operates according to the drive control signal INH[i].
  • the gate signal GH[i] to the high-side transistor MH[i]
  • the high-side transistor MH[i] is controlled to be turned on or off.
  • the i-th internal circuit 20 is connected to the control input terminal T_INL[i-3], and the drive control signal INL[i-3]
  • the gate signal GL[i-3] corresponding to the low-side transistor ML[i-3] to the low-side transistor ML[i-3] is controlled to be turned on or off.
  • first to third signal input circuits 10 are provided, and the first to third signal input circuits 10 can be connected to the first to third internal circuits 20, respectively. This will be explained with reference to FIG. 14.
  • FIG. 14 is a configuration diagram of a circuit connected to or corresponding to the i-th internal circuit 20.
  • the signal input circuit 10 connected to the internal circuit 20[i] is referred to as a signal input circuit 10[i].
  • the signal input circuit 10[i] has the same configuration as the signal input circuit 10 in FIG. However, the signal input terminal T_IN (see FIG. 1) in the signal input circuit 10[i] is the control input terminal T_INH[i].
  • the signal input circuits 10[1] to 10[3] have the same configuration, the transistor M3 and the limiting resistor R3 are not provided in the signal input circuits 10[1] to 10[3], and the gate driver 1b Only one set of transistor M3 and limiting resistor R3 is provided.
  • the node ND1 is connected to the gate of each transistor M1 of the signal input circuits 10[1] to 10[3], and the node ND2 is connected to the clamp diode of each of the signal input circuits 10[1] to 10[3].
  • the signal at node ND2 is denoted by the symbol CLMP.
  • the i-th target block is formed by the signal input circuit 10[i] and the internal circuit 20[i], and the gate driver 1b is provided with the first to third target blocks.
  • the product identification process carried out in the non-energized state of the gate driver 1b or in the test mode one of the first and second probes of the resistance measuring device DM is contacted to the terminal T_INH[i] for each target block. and the other side is brought into contact with the terminal T_GND, and the resistance value between the terminals T_INH[i] and T_GND is measured. Then, the first to third measurement values for the first to third target blocks are obtained.
  • the i-th measured value is a measured value of the resistance between the terminals T_INH[i] and T_GND in the i-th target block, and represents the value of the identification resistance R2 in the i-th target block (here, i is a natural number of 3 or less).
  • the product identification of the semiconductor device 1 is possible based on the combination of the first to third measurement values.
  • the product identification method is similar to that shown in the first embodiment.
  • fourth to sixth signal input circuits 10 are provided, and the fourth to sixth signal input circuits 10 can be connected to the fourth to sixth internal circuits 20, respectively. At this time, one or more of the fourth to sixth signal input circuits 10 may have the same configuration as the signal input circuit 10 of FIG. Product identification using the identification resistor R2 in the fifth or sixth signal input circuit 10 is also possible.
  • the terminal T_IN is made to function as a signal output terminal, and various internal signals in the semiconductor device 1 (gate driver 1b in the second embodiment) are outputted from the terminal T_IN.
  • a functional circuit temperature measurement circuit, overcurrent protection circuit, logic circuit, etc.
  • the semiconductor device 1 is connected to the node ND3 via an analog switch (none of which is shown), and the relevant circuit is connected in the product test process. It is possible to turn on the analog switch and output the output signal of the functional circuit from the terminal T_IN through the node ND3 and the input resistor R1. This makes it possible to check the operation of the functional circuit.
  • the input resistor R1, the transistor M1, and the transistor M2 are arranged in this order from the wiring WR_IN to the wiring WR_GND.
  • the input resistor R1, the transistor M1, and the transistor M2 are connected in series between the wirings WR_IN and WR_GND (that is, between the terminals T_IN and T_GND)
  • the input resistor R1, the transistor M1, and the transistor M2 can be arranged in any order. Can be changed.
  • the transistor M1, the input resistor R1, and the transistor M2 may be arranged in this order and connected in series from the wiring WR_IN to the wiring WR_GND.
  • the high level of the input signal IN is sufficiently higher than the high level of the input signal IN in order to ensure that the transistor M2 is turned on in the normal mode. It is necessary to give the signal CNT2 a potential.
  • connection positions of the limiting resistor R3 and the clamp diode D3 can also be reversed from those described above. That is, as shown in FIG. 16, a modification may be implemented in which the anode of the clamp diode D3 is connected to the drain of the transistor M3, and the cathode of the clamp diode D3 is connected to the wiring WR_IN via the limiting resistor R3. In any case, a series circuit of a limiting resistor R3 and a clamp diode D3 is provided between the transistor M3 and the terminal T_IN.
  • channels of FETs field effect transistors
  • the channel type of any FET may be varied between P-channel and N-channel.
  • any transistor mentioned above may be any type of transistor as long as no inconvenience occurs.
  • any transistor described above as a MOSFET can be replaced with a junction FET, an IGBT (Insulated Gate Bipolar Transistor), or a bipolar transistor, as long as no inconvenience occurs.
  • Any transistor has a first electrode, a second electrode, and a control electrode.
  • a FET one of the first and second electrodes is the drain, the other is the source, and the control electrode is the gate.
  • an IGBT one of the first and second electrodes is the collector, the other is the emitter, and the control electrode is the gate.
  • a bipolar transistor that does not belong to an IGBT one of the first and second electrodes is the collector, the other is the emitter, and the control electrode is the base.
  • a semiconductor device (1, 1a, 1b) includes a reference potential terminal (T_GND) configured to have a reference potential, a signal input terminal (T_IN), a power supply terminal (T_VCC), and the a first protection diode (D1) and a second protection diode (D1) which are connected in series between the signal input terminal and the reference potential terminal and have opposite forward directions; and between the signal input terminal and the reference potential terminal.
  • T_GND reference potential terminal
  • T_IN signal input terminal
  • T_VCC power supply terminal
  • D1 and D1 which are connected in series between the signal input terminal and the reference potential terminal and have opposite forward directions; and between the signal input terminal and the reference potential terminal.
  • an identification resistor (R2) connected, an input resistor (R1), a first transistor (M1), and a second transistor (M2) connected in series between the signal input terminal and the reference potential terminal, and the power supply terminal.
  • a third transistor M3, a limiting resistor (R3), and a clamp diode (D3) that are connected in series between the signal input terminals, and the second transistor in a power supply state where a power supply voltage is supplied to the power supply terminal.
  • a control circuit (30) configured to be able to turn on both the third transistor and the third transistor, and an internal circuit (20) that performs an operation according to an input signal to the signal input terminal in the power supply state.
  • the forward direction of the parasitic diode of the first transistor and the forward direction of the parasitic diode of the second transistor are opposite to each other, and the third transistor is connected in series between the power supply terminal and the gate of the first transistor.
  • a series circuit of the limiting resistor and the clamp diode is provided between the third transistor and the signal input terminal, and the clamp diode is connected in a forward direction from the third transistor to the signal input terminal. (first configuration).
  • the resistance value of the identification resistor can be accurately measured by measuring the resistance value between the signal input terminal and the reference potential terminal in a non-energized state where the supply of power supply voltage to the power supply terminal is interrupted. Accurate product identification of semiconductor devices becomes possible based on the measurement results.
  • the semiconductor device when both the second transistor and the third transistor are turned on by the control circuit (see FIG. 3), the power supply voltage is applied through the channel of the third transistor.
  • a configuration (second configuration) may be adopted in which the first transistor is turned on by being supplied to the gate of the first transistor.
  • the input resistance value (input impedance) between the signal input terminal and the reference potential terminal as seen from the circuit on the input signal supply side is changed to a specified resistance value corresponding to the input resistance. Can be set to .
  • the internal circuit includes a binarization circuit (22) configured to generate a binary signal by binarizing the input signal;
  • the configuration may be such that different operations are performed when the value of the binarized signal is the first value and when the value of the binarized signal is the second value (third configuration).
  • the semiconductor device according to the third configuration may have a configuration (fourth configuration) in which the value of the limiting resistance is larger than the value of the input resistance.
  • the binarization circuit converts the binarization signal having the first value when the voltage of the input signal is below a predetermined lower threshold voltage (VL_SMT). outputting the binarized signal having the second value when the voltage of the input signal is equal to or higher than a predetermined upper threshold voltage (VH_SMT) higher than the lower threshold voltage;
  • VL_SMT lower threshold voltage
  • VH_SMT predetermined upper threshold voltage
  • the operation of the control circuit is stopped in a non-energized state in which the supply of the power supply voltage to the power supply terminal is interrupted.
  • the second transistor and the third transistor are turned off, and the power terminal has the reference potential, and the forward direction of the parasitic diode of the third transistor is from the limiting resistor to the power terminal.
  • the de-energized state the voltage of the signal input terminal is applied to the source of the first transistor, and in the de-energized state, when a negative voltage is applied to the input signal terminal (see FIG. 9), the voltage of the signal input terminal is applied to the source of the first transistor.
  • the gate voltage of the first transistor is limited to a voltage higher than the negative voltage by the forward voltage of the clamp diode, and as a result, the first transistor is turned off, and a positive voltage is applied to the input signal terminal in the non-energized state.
  • the gate voltage of the first transistor is limited to a voltage higher than the potential of the power supply terminal by the forward voltage of the parasitic diode of the third transistor, and as a result, the first transistor is turned off.
  • a configuration (sixth configuration) may be used.
  • the resistance value of the identification resistor can be accurately measured. Accurate product identification of semiconductor devices becomes possible based on the measurement results.
  • the operation of the control circuit is stopped in a non-energized state in which the supply of the power supply voltage to the power supply terminal is interrupted.
  • the second transistor and the third transistor are turned off, and the power supply terminal is opened, and in the non-energized state, the voltage of the signal input terminal is applied to the source of the first transistor, and the non-energized state
  • the gate voltage of the first transistor is limited to a voltage higher than the negative voltage by the forward voltage of the clamp diode.
  • the first transistor is turned off, and when a positive voltage is applied to the input signal terminal in the non-energized state (see FIG. 12), the gate voltage of the first transistor is lower than the positive voltage and the forward voltage of the clamp diode.
  • the first transistor may be turned off (seventh configuration).
  • the resistance value of the identification resistor can be accurately measured. Accurate product identification of semiconductor devices becomes possible based on the measurement results.
  • control circuit is configured to control a first mode (normal mode) in which both the second transistor and the third transistor are turned on in the power supply state. ) or a configuration (eighth configuration) that operates in a second mode (test mode) in which both the second transistor and the third transistor are controlled to be off.
  • the signal input terminal, the first protection diode, the second protection diode, the identification resistor, the input resistor, the first transistor, and the second A configuration may be adopted in which a plurality of pairs of transistors and the clamp diode are provided, and the third transistor and the limiting resistor are shared by the plurality of pairs (a ninth configuration).
  • a product identification method is a product identification method for identifying a semiconductor device according to any one of the first to seventh configurations, wherein the supply of the power supply voltage to the power supply terminal is In the non-energized state, the value of the identification resistor between the signal input terminal and the reference potential terminal is measured using a resistance measuring device, and the product is identified based on the measured value (a tenth configuration). .
  • a product identification method is a product identification method for identifying the product of the semiconductor device according to the eighth configuration, wherein the product identification method is a non-energized state in which the supply of the power supply voltage to the power supply terminal is interrupted. or in a state where the control circuit is operated in the second mode, measure the value of the identification resistance between the signal input terminal and the reference potential terminal using a resistance measuring device, and measure the value of the identification resistance between the signal input terminal and the reference potential terminal based on the measured value.
  • This is a configuration (eleventh configuration) that performs product identification.

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Abstract

信号入力端子及び基準電位端子間において、順方向が逆の第１及び第２保護ダイオードを直列接続し、識別抵抗を設け、且つ、入力抵抗、第１トランジスタ及び第２トランジスタを直列接続する。電源端子及び信号入力端子間において第３トランジスタ、制限抵抗及びクランプダイオードを直列接続する。電源供給状態において第２及び第３トランジスタの双方がオンに制御され、内部回路にて信号入力端子への入力信号に応じた動作を行う。第１及び第２トランジスタの寄生ダイオードの順方向は互いに逆である。

Description

半導体装置及び製品識別方法
　本開示は、半導体装置及び製品識別方法に関する。
　半導体装置において、半導体装置のパッケージ表面に刻印等が設けられることにより、その製品の種類を識別可能にされることがある。但し、構成又は電気的特性等が異なる複数の製品に対して同一又は近似のパッケージが適用されることがある。半導体装置に識別抵抗を設けておき、無通電状態にて当該識別抵抗を抵抗測定器（デジタルマルチメータ等）で測定することで製品識別を行う方法がある（例えば下記特許文献１参照）。
国際公開第２０１９／１７６７７４号
　但し、識別抵抗により製品識別が可能とされた半導体装置であっても、抵抗測定器の種類又は使用方法によっては、正確な製品識別が難しくなることがある。正確な製品識別を可能にする技術の開発が望まれる。
　本開示は、正確な製品識別を可能とする半導体装置及び製品識別方法を提供することを目的とする。
　本開示に係る半導体装置は、基準電位を有するよう構成された基準電位端子と、信号入力端子と、電源端子と、前記信号入力端子及び前記基準電位端子間において互いに直列接続され且つ互いに逆の順方向を持つ第１保護ダイオード及び第２保護ダイオードと、前記信号入力端子及び前記基準電位端子間に接続された識別抵抗と、前記信号入力端子及び前記基準電位端子間において互いに直列接続された入力抵抗、第１トランジスタ及び第２トランジスタと、前記電源端子及び前記信号入力端子間において互いに直列接続された第３トランジスタ、制限抵抗及びクランプダイオードと、前記電源端子に電源電圧が供給される電源供給状態において前記第２トランジスタ及び前記第３トランジスタの双方をオンに制御可能に構成された制御回路と、前記電源供給状態において前記信号入力端子への入力信号に応じた動作を行う内部回路と、を備え、前記第１トランジスタの寄生ダイオードの順方向と前記第２トランジスタの寄生ダイオードの順方向とが互いに逆とされ、前記第３トランジスタは前記電源端子と前記第１トランジスタのゲートとの間に直列に挿入され、前記第３トランジスタと前記信号入力端子との間に前記制限抵抗及び前記クランプダイオードの直列回路が設けられ、前記クランプダイオードは前記第３トランジスタから前記信号入力端子に向かう向きに順方向を有する。
　本開示によれば、正確な製品識別を可能とする半導体装置及び製品識別方法を提供することが可能となる。
図１は、本開示の実施形態に係る半導体装置の構成図である。 図２は、本開示の実施形態に係る半導体装置の外観斜視図である。 図３は、本開示の実施形態に係り、通常モードにおける半導体装置の状態説明図である。 図４は、本開示の実施形態に係り、テストモードにおける半導体装置の状態説明図である。 図５は、本開示の実施形態に係り、内部回路の構成例を示す図である。 図６は、本開示の実施形態に係り、抵抗測定器が半導体装置に接続される様子を示す図である。 図７は、参考半導体装置の構成図である。 図８は、参考半導体装置に抵抗測定器が接続されたときに発生する電流の一例を示す図である。 図９は、本開示の実施形態に係り、第１無通電状態且つ負電圧印加状態における半導体装置の様子を示す図である。 図１０は、本開示の実施形態に係り、第１無通電状態且つ正電圧印加状態における半導体装置の様子を示す図である。 図１１は、本開示の実施形態に係り、第２無通電状態且つ負電圧印加状態における半導体装置の様子を示す図である。 図１２は、本開示の実施形態に係り、第２無通電状態且つ正電圧印加状態における半導体装置の様子を示す図である。 図１３は、本開示の実施形態に属する第２実施例に係り、システム（モータ駆動システム）の全体構成図である。 図１４は、本開示の実施形態に属する第２実施例に係り、ゲートドライバの一部回路図である。 図１５は、本開示の実施形態に属する第３実施例に係り、半導体装置の変形構成図である。 図１６は、本開示の実施形態に属する第３実施例に係り、半導体装置の変形構成図である。
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｔ＿ＶＣＣ”によって参照される電源端子は（図１参照）、電源端子Ｔ＿ＶＣＣと表記されることもあるし、端子Ｔ＿ＶＣＣと略記されることもあり得るが、それらは全て同じものを指す。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。
　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor  field-effect  transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
　任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
　図１に本開示の実施形態に係る半導体装置１の一部回路図を示す。図２に半導体装置１の外観斜視図を示す。半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１が形成される。半導体装置１に設けられる複数の外部端子の一部として、図１には電源端子Ｔ＿ＶＣＣ、信号入力端子Ｔ＿ＩＮ及びグランド端子Ｔ＿ＧＮＤが示される。尚、図２に示される半導体装置１の外部端子の数及び半導体装置１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
　基準電位端子に相当するグランド端子Ｔ＿ＧＮＤにはグランド電位が加わる。換言すれば、グランド端子Ｔ＿ＧＮＤが有する電位がグランド電位である。信号入力端子Ｔ＿ＩＮは、図示されない入力信号供給回路から入力信号ＩＮの供給を受けるべき端子である。入力信号供給回路は半導体装置１に接続され得る外部回路である。電源端子Ｔ＿ＶＣＣは電源電圧ＶＣＣの供給を受けるべき端子である。電源電圧ＶＣＣは正の直流電圧である。電源端子Ｔ＿ＶＣＣへの電源電圧ＶＣＣの供給は半導体装置１に対する電源電圧ＶＣＣの供給に相当する。電源端子Ｔ＿ＶＣＣへ電源電圧ＶＣＣが供給されている状態を電源供給状態と称する。電源端子Ｔ＿ＶＣＣへの電源電圧ＶＣＣの供給が途絶えている状態を無通電状態と称する。無通電状態において電源端子Ｔ＿ＶＣＣはグランド電位を有する又は開放される。
　半導体装置１は、信号入力回路１０、内部回路２０、制御回路３０及び内部電源回路４０を備える。信号入力回路１０は、保護ダイオードＤ１及びＤ２と、入力抵抗Ｒ１と、トランジスタＭ１及びＭ２と、識別抵抗Ｒ２と、トランジスタＭ３と、制限抵抗Ｒ３と、クランプダイオードＤ３と、を備える。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ３はＰチャネル型のＭＯＳＦＥＴである。
　図１において、配線ＷＲ＿ＩＮ、ＷＲ＿ＧＮＤ及びＷＲ＿ＶＣＣは半導体装置１内に設けられた内部配線を表す。配線ＷＲ＿ＧＮＤはグランド端子Ｔ＿ＧＮＤに接続され、グランド電位を有する。配線ＷＲ＿ＩＮは信号入力端子Ｔ＿ＩＮに接続される。配線ＷＲ＿ＶＣＣは電源端子Ｔ＿ＶＣＣに接続される。
　保護ダイオードＤ１及びＤ２は端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間において互いに直列接続され、内部回路２０を静電気から保護するための静電保護回路を形成する。保護ダイオードＤ１のカソードが配線ＷＲ＿ＩＮに接続され（換言すれば端子Ｔ＿ＩＮに接続され）、保護ダイオードＤ２のカソードが配線ＷＲ＿ＧＮＤに接続され（換言すれば端子Ｔ＿ＧＮＤに接続され）、保護ダイオードＤ１及びＤ２のアノード同士が互いに接続される。尚、ＭＯＳＦＥＴの寄生ダイオードにて各保護ダイオードを形成しても良い。また、保護ダイオードＤ１及びＤ２の夫々の順方向を、図１に示したものを基準に、逆にしても良い。
　識別抵抗Ｒ２は端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間に接続される。具体的には、識別抵抗Ｒ２の第１端は配線ＷＲ＿ＩＮに接続され（換言すれば端子Ｔ＿ＩＮに接続され）、識別抵抗Ｒ２の第２端は配線ＷＲ＿ＧＮＤに接続される（従って端子Ｔ＿ＧＮＤに接続される）。
　入力抵抗Ｒ１、トランジスタＭ１及びトランジスタＭ２は、端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間において互いに直列接続される。具体的には、抵抗Ｒ１の第１端は配線ＷＲ＿ＩＮに接続され（換言すれば端子Ｔ＿ＩＮに接続され）、抵抗Ｒ１の第２端はトランジスタＭ１のソースに接続される。トランジスタＭ１のドレインはトランジスタＭ２のドレインに接続され、トランジスタＭ２のソースは配線ＷＲ＿ＧＮＤに接続される（従って端子Ｔ＿ＧＮＤに接続される）。尚、入力抵抗Ｒ１とトランジスタＭ１との接続ノード（即ちトランジスタＭ１のソースが接続されるノード）をノードＮＤ３と称する。
　ダイオードＭ１＿ＤはトランジスタＭ１に付加された寄生ダイオードであり、ダイオードＭ２＿ＤはトランジスタＭ２に付加された寄生ダイオードである。寄生ダイオードＭ１＿ＤはトランジスタＭ１のソースからドレインに向かう向きに順方向を有する。寄生ダイオードＭ２＿ＤはトランジスタＭ２のソースからドレインに向かう向きに順方向を有する。故に、寄生ダイオードＭ１＿ＤのアノードはノードＮＤ３に接続され、寄生ダイオードＭ２＿Ｄのアノードは配線ＷＲ＿ＧＮＤに接続され、且つ、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄのカソード同士が共通接続されることになる。
　トランジスタＭ３、制限抵抗Ｒ３及びクランプダイオードＤ３は、端子Ｔ＿ＶＣＣ及びＴ＿ＩＮ間において互いに直列接続される。具体的には、トランジスタＭ３のソースは配線ＷＲ＿ＶＣＣに接続され（換言すれば端子Ｔ＿ＶＣＣに接続され）、トランジスタＭ３のドレインは制限抵抗Ｒ３の第１端に接続され、制限抵抗Ｒ３の第２端はクランプダイオードＤ３のアノードに接続され、クランプダイオードＤ３のカソードは配線ＷＲ＿ＩＮに接続される（従って端子Ｔ＿ＩＮに接続される）。トランジスタＭ３のドレインが接続されるノードをノードＮＤ１と称する。制限抵抗Ｒ３及びクランプダイオードＤ３間の接続ノードをノードＮＤ２と称する。
　ダイオードＭ３＿ＤはトランジスタＭ３に付加された寄生ダイオードである。寄生ダイオードＭ３＿ＤはトランジスタＭ３のドレインからソースに向かう向きに順方向を有する。故に、寄生ダイオードＭ３＿ＤのアノードはノードＮＤ１に接続され、寄生ダイオードＭ３＿Ｄのカソードは配線ＷＲ＿ＶＣＣに接続されることになる。
　尚、任意の種類のダイオードをクランプダイオードＤ３として用いて良い。ＭＯＳＦＥＴの寄生ダイオードにてクランプダイオードＤ３を形成しても良い。
　ノードＮＤ１はトランジスタＭ１のゲートに接続される。つまり、トランジスタＭ３は電源端子Ｔ＿ＶＣＣとトランジスタＭ１のゲートとの間に直列に挿入される。ノードＮＤ１に生じる信号を信号ＳＮＤ１と称する。故に、信号ＳＮＤ１がトランジスタＭ１のゲートに加わる。また、トランジスタＭ３のゲートに加わる信号を信号ＣＮＴ１と称し、トランジスタＭ２のゲートに加わる信号を信号ＣＮＴ２と称する。
　内部回路２０は、配線ＷＲ＿ＩＮに接続され、電源供給状態において配線ＷＲ＿ＩＮにおける信号に応じた動作を行う。
　制御回路３０は、電源供給状態において信号ＣＮＴ１及びＣＮＴ２を生成して、信号ＣＮＴ１をトランジスタＭ３のゲートに供給する一方で信号ＣＮＴ２をトランジスタＭ２のゲートに供給する。無通電状態において制御回路３０は動作を停止しており、この際には、制御回路３０による信号ＣＮＴ１及びＣＮＴ２の生成及び出力は行われない。無通電状態において信号ＣＮＴ１及びＣＮＴ２はグランド電位を有するものとする。信号ＣＮＴ１及びＣＮＴ２を伝送する配線がプルダウン抵抗（不図示）を介してグランド（配線ＷＲ＿ＧＮＤ）に接続されていても良い。
　内部電源回路４０は配線ＷＲ＿ＶＣＣに接続され、電源供給状態において電源電圧ＶＣＣに基づき１種類以上の内部電源電圧を生成及び出力する。半導体装置１内の各回路は内部電源電圧又は電源電圧ＶＣＣに基づいて駆動して良い。無通電状態において内部電源回路４０の動作は停止しており、この際、内部電源回路４０による内部電源電圧の生成は行われない。
　電源供給状態において、制御回路３０はモード指定信号に基づき通常モード又はテストモードで動作する。モード指定信号の値を定めるための外部端子として、半導体装置１にはモード指定用外部端子が設けられる。モード指定用外部端子に加わる電圧によってモード指定信号は“０”又は“１”の値を持つ。ここでは、モード指定用外部端子に加わる電圧が所定の正の閾電圧未満であるときにモード指定信号は“０”の値を有し、モード指定用外部端子に加わる電圧が当該閾電圧以上であるときにモード指定信号は“１”の値を有するものとする。電源供給状態において、制御回路３０はモード指定信号が“０”の値を有するとき通常モードで動作し、モード指定信号が“１”の値を有するときテストモードで動作する。制御回路３０が半導体装置１の動作モードを通常モード又はテストモードに設定すると考えることもできる。この場合、制御回路３０はモード指定信号が“０”の値を有するとき半導体装置１の動作モードを通常モードに設定し、モード指定信号が“１”の値を有するとき半導体装置１の動作モードをテストモードに設定する、と言える。
　図３に示す如く、制御回路３０は通常モードにおいて、ハイレベルの信号ＣＮＴ２をトランジスタＭ２に供給することでトランジスタＭ２をオンに制御し、且つ、ローレベルの信号ＣＮＴ１をトランジスタＭ３に供給することでトランジスタＭ３をオンに制御する。通常モードにおいてトランジスタＭ３がオンとなることで、トランジスタＭ３のチャネル（ドレイン及びソース間のチャネル）を通じて電源電圧ＶＣＣが信号ＳＮＤ１としてトランジスタＭ１のゲートに加わり、トランジスタＭ１がオンとなる。電源供給状態において、電源電圧ＶＣＣは例えば１５Ｖであり、トランジスタＭ１のゲート閾電圧よりも十分に高い。図３に示される電流Ｉａについては後述される。
　図４に示す如く、制御回路３０はテストモードにおいて、ローレベルの信号ＣＮＴ２をトランジスタＭ２に供給することでトランジスタＭ２をオフに制御し、且つ、ハイレベルの信号ＣＮＴ１をトランジスタＭ３に供給することでトランジスタＭ３をオフに制御する。テストモードにおいてトランジスタＭ３がオフとなることで、信号ＳＮＤ１の電位は配線ＷＲ＿ＩＮの電位と同程度となり、トランジスタＭ１もオフとなる。
　図５に内部回路２０の構成例を示す。内部回路２０は保護抵抗２１、シュミットトリガ回路２２及びドライバ２３を備える。ドライバ２３に対してパワートランジスタＭＭが接続される。パワートランジスタＭＭは半導体装置１の外部に設けられるトランジスタである。但し、パワートランジスタＭＭは半導体装置１の内部に設けられるトランジスタであっても良く、この場合、パワートランジスタＭＭは内部回路２０の構成要素に含まれると解しても良い。図５の例において、パワートランジスタＭＭはＮチャネル型のＭＯＳＦＥＴで構成されるが、パワートランジスタＭＭの種類は任意である。保護抵抗２１の第１端は配線ＷＲ＿ＩＮに接続され、保護抵抗２１の第２端はシュミットトリガ回路２２の入力端に接続される。保護抵抗２１は配線ＷＲ＿ＩＮに加わる静電気等からシュミットトリガ回路２２を保護する素子である。
　シュミットトリガ回路２２は、入力端及び出力端を有し、自身の入力端に加わる信号を二値化する二値化回路の例である。シュミットトリガ回路２２の入力端に入力される信号を記号ＡＩＮにて表し、シュミットトリガ回路２２の出力端から出力される信号を記号ＤＯＵＴにて表す。信号ＡＩＮはアナログ信号であり、信号ＤＯＵＴはデジタル信号である。端子Ｔ＿ＩＮへ入力信号ＩＮ（図１参照）が供給される際、静電気等が加わる特異な状態を除けば、信号ＡＩＮは入力信号ＩＮに等しい。故に、シュミットトリガ回路２２は入力信号ＩＮを二値化する回路であると考えて良い。以下では特に記述なき限り、信号ＡＩＮは入力信号ＩＮに等しいものとする。
　信号ＤＯＵＴは“０”又は“１”の値を有する二値化信号である。シュミットトリガ回路２２は、信号ＡＩＮの電位（従って入力信号ＩＮの電位）が所定の下方閾電圧ＶＬ＿ＳＭＴ以下であるときに“０”の値を有する信号ＤＯＵＴを出力し、信号ＡＩＮの電位（従って入力信号ＩＮの電位）が所定の上方閾電圧ＶＨ＿ＳＭＴ以上であるときに“１”の値を有する信号ＤＯＵＴを出力する。上方閾電圧ＶＨ＿ＳＭＴは下方閾電圧ＶＬ＿ＳＭＴより高く、下方閾電圧ＶＬ＿ＳＭＴは正である。
　信号ＤＯＵＴの値が“０”であるときを起点にしてシュミットトリガ回路２２の動作をより詳しく説明する。信号ＡＩＮの電位が上方閾電圧ＶＨ＿ＳＭＴより低い状態から上方閾電圧ＶＨ＿ＳＭＴより高い状態に遷移すると、シュミットトリガ回路２２は信号ＤＯＵＴの値を“０”から“１”に切り替える。その後、信号ＡＩＮの電位が下方閾電圧ＶＬ＿ＳＭＴより高い状態から下方閾電圧ＶＬ＿ＳＭＴより低い状態に遷移すると、シュミットトリガ回路２２は信号ＤＯＵＴの値を“１”から“０”に切り替える。例えば、ローレベル、ハイレベルの信号ＤＯＵＴに対して、夫々、“０”、“１”の値が割り当てられて良い（その逆でも良い）。
　ドライバ２３はシュミットトリガ回路２２の出力端から信号ＤＯＵＴを受ける。ドライバ２３はパワートランジスタＭＭのゲートに接続される。ドライバ２３は信号ＤＯＵＴに応じてパワートランジスタＭＭのゲート電位を制御することによりパワートランジスタＭＭをオン又はオフに制御する。具体的には、ドライバ２３は、信号ＤＯＵＴの値が“０”であるときにパワートランジスタＭＭをオフに制御し、信号ＤＯＵＴの値が“１”であるときにパワートランジスタＭＭをオンに制御する。パワートランジスタＭＭがオンであるとき、パワートランジスタＭＭのドレイン電流がパワートランジスタＭＭに接続された図示されない負荷に供給される。
　上述の内部回路２０の動作は少なくとも通常モードにおいて実行され、テストモードにおいても実行され得る。つまり、少なくとも通常モードにおいて、内部回路２０は入力信号ＩＮを二値化することで信号ＤＯＵＴ（二値化信号）を生成及び出力し、信号ＤＯＵＴの値が“０”であるときには第１動作を行い、信号ＤＯＵＴの値が“１”であるときには第２動作を行う。ここでは、第１動作はパワートランジスタＭＭをオフとする動作であって且つ第２動作はパワートランジスタＭＭをオンとする動作であるが、第１動作及び第２動作は互いに異なる動作であれば任意である。テストモードにおいて第１動作及び第２動作は非実行とされても良い。
　通常モードにおいて、入力信号供給回路（入力信号ＩＮを端子Ｔ＿ＩＮへ供給する回路）から見た端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の入力抵抗値が規定抵抗値を有するよう、即ち、端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の入力インピーダンスが規定抵抗値を有するよう、入力抵抗Ｒ１及び識別抵抗Ｒ２の値が設定されている。通常モードではトランジスタＭ１及びＭ２が共にオンであるため上記入力抵抗値（入力インピーダンス）は入力抵抗Ｒ１及び識別抵抗Ｒ２の並列回路の合成抵抗値である。ここで、入力抵抗Ｒ１の値に対して識別抵抗Ｒ２の値は十分に大きい。例えば、規定抵抗値が５．００ｋΩである場合、入力抵抗Ｒ１、識別抵抗Ｒ２の値は、夫々、５．０３ｋΩ、８００ｋΩに設定される。
　半導体装置１は複数種類存在し、複数種類の半導体装置１は互いに異なる複数種類の製品である。複数種類の半導体装置１間において、その内部構成又は電気的特性等が相違する。製品ごとに固有の抵抗値を識別抵抗Ｒ２を持たせることで、識別抵抗Ｒ２の値により製品識別が可能である。即ち例えば、第１～第３種類の半導体装置１が３種類の製品として製造される場合、第１の半導体装置１における識別抵抗Ｒ２の値を第１識別抵抗値に設定し、第２の半導体装置１における識別抵抗Ｒ２の値を第２識別抵抗値に設定し、第３の半導体装置１における識別抵抗Ｒ２の値を第３識別抵抗値に設定する。この際、第１～第３識別抵抗値を互いに異ならせる。そうすると、無通電状態又はテストモードにて端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値を、抵抗測定器を用いて測定することで、製品識別が可能である。
　図６を参照する。図６において半導体装置１ａは、第１、第２又は第３の半導体装置１である。抵抗測定器ＤＭは、任意の２端子間の抵抗値を測定可能な機器であり、一般にテスター又はデジタルマルチメータと称されるものが該当する。抵抗測定器ＤＭは抵抗値以外の物理量（例えば電流値又は電圧値）も測定であって良い。半導体装置１ａは無通電状態にある。或いは、半導体装置１ａは電源供給状態にあるが、テストモードに設定されている。抵抗測定器ＤＭは第１及び第２プローブを有し、第１及び第２プローブ間の抵抗値を測定して測定結果を出力する（例えば抵抗測定器ＤＭに設けられた表示画面に抵抗値の測定結果を表示する）。製品識別工程では、第１及び第２プローブの内、何れか一方を端子Ｔ＿ＩＮに接触させ且つ他方を端子Ｔ＿ＧＮＤに接触させる。そうすると、製品識別工程において、端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値が抵抗測定器ＤＭにて測定され、測定結果に基づき製品識別が可能となる。
　端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値の測定結果が第１識別抵抗値又はそれに近い値を表す場合、半導体装置１ａは第１の半導体装置１（即ち第１種類の半導体装置１）であると判別できる。端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値の測定結果が第２識別抵抗値又はそれに近い値を表す場合、半導体装置１ａは第２の半導体装置１（即ち第２種類の半導体装置１）であると判別できる。端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値の測定結果が第３識別抵抗値又はそれに近い値を表す場合、半導体装置１ａは第３の半導体装置１（即ち第３種類の半導体装置１）であると判別できる。
　ここで、図７を参照して参考半導体装置９００を説明する。参考半導体装置９００は、入力抵抗９０１、識別抵抗９０２、トランジスタ９０３、保護ダイオード９０４及び内部回路９０５を備える。端子９１１及び９１２は参考半導体装置９００に設けられた２つの外部端子である。参考半導体装置９００において、端子９１１は入力抵抗９０１の第１端に接続され且つ内部回路９０５に接続される。入力抵抗９０１の第２端はトランジスタ９０３を介して端子９１２に接続される。識別抵抗９０２は端子９１１及び９１２間に接続される。保護ダイオード９０４のカソード、アノードが夫々端子９１１、９１２に接続される。端子９１２はグランドに接続される。参考半導体装置９００において、上述の通常モードに相当するモードではトランジスタ９０３がオンとされ、端子９１１への入力信号に応じて内部回路９０５が所定の動作を行う。
　半導体装置１と同様、参考半導体装置９００も複数種類存在し、製品ごとに固有の抵抗値を識別抵抗９０２を持たせる。参考半導体装置９００において、上述のテストモードに相当するモードではトランジスタ９０３がオフとされ、この際、端子９１１及び９１２間の抵抗値を抵抗測定器ＤＭを用いて測定することで、製品識別を行うことができる。参考半導体装置９００が通電されていない状態でも同様である。
　抵抗測定器ＤＭは、例えば、第１及び第２プロープ間に定電流を印加（供給）しつつ第１及び第２プロープ間の電圧を測定し、測定された電圧を抵抗値換算することを通じて、第１及び第２プロープ間の抵抗値を測定する。この際、抵抗測定器ＤＭの種類又は測定条件にも依るが、端子９１１から見て端子９１２に高電位が加えられたときには、図８に示す如く保護ダイオード９０４に電流が流れ、結果、識別抵抗９０２の値が抵抗測定器ＤＭにて正しく検出されない。また、端子９１２に対して端子９１１に負電圧が印加されたとき、トランジスタ９０３のゲートにグランド電位が加わっていると、トランジスタ９０３及び入力抵抗９０１間の接続ノードとトランジスタ９０１のゲートとの間に、ゲート閾電圧以上の電圧が加わってトランジスタ９０３がオンすることもある。そうすると、トランジスタ９０３にも電流が流れて識別抵抗９０２の値の正確な測定が妨げられる。トランジスタ９０３がオンしなかったとしても、トランジスタ９０３の寄生ダイオードに電流が流れることもある。
　これらを考慮し、参考半導体装置９００に改良を加えたものが半導体装置１に相当する。半導体装置１では、まず保護ダイオードの部分が、順方向が互いに逆に設定された２つの保護ダイオードＤ１及びＤ２の直列回路とされる。これにより、製品識別工程において、端子Ｔ＿ＩＮ及びＴ＿ＧＮＤの何れが高電位側になったとしても、保護ダイオードＤ１及びＤ２に電流は流れない。
　加えて、半導体装置１では、入力抵抗Ｒ１に直列接続されるスイッチ部分を、寄生ダイオードの順方向の向きが互いに逆向きとなる２つのＭＯＳＦＥＴ（Ｍ１、Ｍ２）の直列回路としている。これにより、製品識別工程において、端子Ｔ＿ＩＮ及びＴ＿ＧＮＤの何れが高電位側になったとしても、入力抵抗Ｒ１に電流は流れない。
　実際とは異なるが、製品識別工程においてトランジスタＭ１のゲートにグランド電位が加わると仮定した仮想状態において、端子Ｔ＿ＩＮに負電圧が印加されたとき、ノードＮＤ３の電位から見てトランジスタＭ１のゲートに、ゲート閾電圧以上の電圧が加わることがある。そうすると、トランジスタＭ１がオンし、連動してトランジスタＭ２がオンする場合もある。これを回避すべく、半導体装置１では、端子Ｔ＿ＩＮの電位に連動した信号ＳＮＤ１をトランジスタＭ１のゲートに与える。
　尚、製品識別工程において抵抗測定器ＤＭが第１及び第２プロープ間に印加する電圧はそれほど高いものではなく、保護ダイオードＤ１又はＤ２の逆方向耐圧以上となることは無い。同様に、製品識別工程において抵抗測定器ＤＭが第１及び第２プロープ間に印加する電圧は、寄生ダイオードＭ１＿Ｄ又はＭ２＿Ｄの逆方向耐圧以上となることは無い。
［通常モード］
　通常モードにおける半導体装置１の動作及び内部状態について説明を加える。通常モードでは、上述したようにトランジスタＭ１～Ｍ３が全てオンである（図３参照）。このため、通常モードにおいて、端子Ｔ＿ＩＮが開放状態であるとすると、電源端子Ｔ＿ＶＣＣから、トランジスタＭ３、制限抵抗Ｒ３、クランプダイオードＤ３、入力抵抗Ｒ１、トランジスタＭ１及びトランジスタＭ２を経由し、配線ＷＲ＿ＧＮＤに向けて電流Ｉａに流れる（図３参照）。
　ここで、制限抵抗Ｒ３の値は入力抵抗Ｒ１と比べて十分に大きい。このため、電流Ｉａが流れることで入力抵抗Ｒ１にて発生する電圧降下は無視できる程度に小さく、内部回路２０の動作に影響を与えない。即ち、電流Ｉａが流れることで入力抵抗Ｒ１にて発生する電圧降下は、シュミットトリガ回路２２における下方閾電圧ＶＬ＿ＳＭＴより十分に小さく、電流Ｉａに起因してシュミットトリガ回路２２の出力信号ＤＯＵＴが“１”の値を持つことは無い。
　具体的には例えば、入力抵抗Ｒ１の値が５ｋΩに設定されるとき、制限抵抗Ｒ３の値は４ＭΩに設定される。このとき、電源電圧ＶＣＣが１５Ｖであったとしても、電流Ｉａが流れることによる入力抵抗Ｒ１での電圧降下は１９ｍＶ程度である。これに対し、下方閾電圧ＶＬ＿ＳＭＴは少なくとも１Ｖを超えるよう設定される。尚、後述されるよう、入力抵抗Ｒ１及び内部回路２０を含むブロックが複数設けられ、複数のブロックに対してトランジスタＭ３及び制限抵抗Ｒ３が共用される場合にあっては、各ブロックにおいて電流Ｉａによる入力抵抗Ｒ１での電圧降下は更に小さくなる。
　以下では、説明の具体化ため、入力抵抗Ｒ１の値が５ｋΩに設定され且つ制限抵抗Ｒ３の値は４ＭΩに設定されると考える。また、電源供給状態にて電源端子Ｔ＿ＶＣＣに供給される電圧は１５Ｖであるとする。更に、電源供給状態において、入力信号供給回路（不図示）はハイレベル又はローレベルの入力信号ＩＮを端子Ｔ＿ＩＮに供給するものとし、ハイレベルの入力信号ＩＮは５Ｖの電位を持ち且つローレベルの入力信号ＩＮは０Ｖの電位を持つとする。更に、下方閾電圧ＶＬ＿ＳＭＴは１．５Ｖであって且つ上方閾電圧ＶＨ＿ＳＭＴは１．８Ｖであるとする。
　通常モードにおいてハイレベルの入力信号ＩＮが入力信号供給回路から端子Ｔ＿ＩＮに供給されるとき、配線ＷＲ＿ＩＮに５Ｖの電位が加わり、１ｍＡの電流が入力抵抗Ｒ１に流れる。このとき、シュミットトリガ回路２２は“１”の信号ＤＯＵＴを出力する。
　通常モードにおいてローレベルの入力信号ＩＮが入力信号供給回路から端子Ｔ＿ＩＮに供給されるとき、配線ＷＲ＿ＩＮに０Ｖの電位が加わり、このときμＡオーダーの微小電流が制限抵抗Ｒ３を通じて端子Ｔ＿ＩＮから流出するが、シュミットトリガ回路２２は配線ＷＲ＿ＩＮの電位に基づき“０”の信号ＤＯＵＴを出力する。
［第１無通電状態］
　次に無通電状態について説明する。上述したように、無通電状態において電源端子Ｔ＿ＶＣＣはグランド電位を有する又は開放される。無通電状態の内、電源端子Ｔ＿ＶＣＣがグランド電位を有する状態を、便宜上、第１無通電状態と称し、電源端子Ｔ＿ＶＣＣが開放される状態を、便宜上、第２無通電状態と称する。無通電状態において、電源端子Ｔ＿ＶＣＣがグランド電位を有するか開放されるかは、半導体装置１が実装されるべきプリント基板上の回路に依存する。半導体装置１が他の回路（抵抗測定器ＤＭを除く）に一切接続されずに部品単体で存在するとき、半導体装置１は第２無通電状態となる。
　無通電状態にて製品識別工程が実施される。製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープの内、何れか一方を端子Ｔ＿ＩＮに接触させ且つ他方を端子Ｔ＿ＧＮＤに接触させる。この際、端子Ｔ＿ＧＮＤから見て端子Ｔ＿ＩＮに負電圧が加わる負電圧印加状態と、端子Ｔ＿ＧＮＤから見て端子Ｔ＿ＩＮに正電圧が加わる正電圧印加状態と、を考える。
　図９に、第１無通電状態且つ負電圧印加状態での半導体装置１の様子を示す。第１無通電状態では半導体装置１への電力供給が途絶えているため制御回路３０の動作が停止しており、信号ＣＮＴ１及びＣＮＴ２はグランド電位を有する。結果、トランジスタＭ２のゲート－ソース間電圧及びトランジスタＭ３のゲート－ソース間電圧が０Ｖであり、トランジスタＭ２及びＭ３は共にオフとなる。
　第１無通電状態且つ負電圧印加状態において、端子Ｔ＿ＩＮに加わる負電圧がノードＮＤ３にも加わるが、このとき、端子Ｔ＿ＩＮの電位低下に伴ってトランジスタＭ１のゲート電位も低下する。このため、ノードＮＤ３の電位から見てトランジスタＭ１のゲート電位がトランジスタＭ１のゲート閾電圧以上にはならず、トランジスタＭ１はオフである。詳細には、トランジスタＭ１のゲート電圧が、端子Ｔ＿ＩＮに加わる負電圧から見て、クランプダイオードＤ３の順方向電圧だけ高い電圧以下に制限され、このときトランジスタＭ１はオフとなる。
　実際には、端子Ｔ＿ＩＮに負電圧を印加開始した後、クランプダイオードＤ３に微小な順方向電流が流れる過渡応答を経れば、トランジスタＭ１のゲート電圧は端子Ｔ＿ＩＮへの印加電圧と同程度になると見込まれ（少なくとも、それらの差はトランジススタＭ１のゲート閾電圧より小さく）、トランジスタＭ１のオフ状態は担保される。そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、第１無通電状態且つ負電圧印加状態において、トランジスタＭ２のチャネル又は寄生ダイオードＭ２＿ＤとトランジスタＭ１のチャネル又は寄生ダイオードＭ１＿Ｄを通じた電流は流れない。
　故に、第１無通電状態且つ負電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
　図１０に、第１無通電状態且つ正電圧印加状態での半導体装置１の様子を示す。第１無通電状態において、上述したようにトランジスタＭ２及びＭ３は共にオフとなる。
　第１無通電状態且つ正電圧印加状態において、端子Ｔ＿ＩＮに加わる正電圧（例えば２Ｖ）がノードＮＤ３にも加わる。一方、トランジスタＭ１のゲート電圧は不定となり得るが、第１無通電状態且つ正電圧印加状態において、トランジスタＭ１のゲート電圧が電源端子Ｔ＿ＶＣＣの電位から見て寄生ダイオードＭ３＿Ｄの順方向電圧以上になることは無い。詳細には、トランジスタＭ１のゲート電圧が、電源端子Ｔ＿ＶＣＣの電位（第１無通電状態ではグランド電位）から見て、寄生ダイオードＭ３＿Ｄの順方向電圧だけ高い電圧以下に制限される。何れにせよ、第１無通電状態且つ正電圧印加状態において、ノードＮＤ３の電位（例えば２Ｖ）から見てトランジスタＭ１のゲート電位がトランジスタＭ１のゲート閾電圧以上にはなることは無く、トランジスタＭ１はオフである。
　そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、第１無通電状態且つ正電圧印加状態において、トランジスタＭ１のチャネル又は寄生ダイオードＭ１＿ＤとトランジスタＭ２のチャネル又は寄生ダイオードＭ２＿Ｄを通じた電流は流れない。
　故に、第１無通電状態且つ正電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
［第２無通電状態］
　次に第２無通電状態を検討する。図１１に、第２無通電状態且つ負電圧印加状態での半導体装置１の様子を示す。第２無通電状態且つ負電圧印加状態での半導体装置１の挙動は、第１無通電状態且つ負電圧印加状態での半導体装置１の挙動と同様である。第２無通電状態では半導体装置１への電力供給が途絶えているため制御回路３０の動作が停止しており、信号ＣＮＴ１及びＣＮＴ２はグランド電位を有する。結果、トランジスタＭ２のゲート－ソース間電圧及びトランジスタＭ３のゲート－ソース間電圧が０Ｖであり、トランジスタＭ２及びＭ３は共にオフとなる。
　第２無通電状態且つ負電圧印加状態において、端子Ｔ＿ＩＮに加わる負電圧がノードＮＤ３にも加わるが、このとき、端子Ｔ＿ＩＮの電位低下に伴ってトランジスタＭ１のゲート電位も低下する。このため、ノードＮＤ３の電位から見てトランジスタＭ１のゲート電位がトランジスタＭ１のゲート閾電圧以上にはならず、トランジスタＭ１はオフである。詳細には、トランジスタＭ１のゲート電圧が、端子Ｔ＿ＩＮに加わる負電圧から見て、クランプダイオードＤ３の順方向電圧だけ高い電圧以下に制限され、このときトランジスタＭ１はオフとなる。
　実際には、端子Ｔ＿ＩＮに負電圧を印加開始した後、クランプダイオードＤ３に微小な順方向電流が流れる過渡応答を経れば、トランジスタＭ１のゲート電圧は端子Ｔ＿ＩＮへの印加電圧と同程度になると見込まれる（少なくとも、それらの差はトランジススタＭ１のゲート閾電圧より小さい）。そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、第２無通電状態且つ負電圧印加状態において、トランジスタＭ２のチャネル又は寄生ダイオードＭ２＿ＤとトランジスタＭ１のチャネル又は寄生ダイオードＭ１＿Ｄを通じた電流は流れない。
　故に、第２無通電状態且つ負電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
　図１２に、第２無通電状態且つ正電圧印加状態での半導体装置１の様子を示す。第２無通電状態において、上述したようにトランジスタＭ２及びＭ３は共にオフとなる。
　第２無通電状態且つ正電圧印加状態において、端子Ｔ＿ＩＮに加わる正電圧（例えば２Ｖ）がノードＮＤ３にも加わる。一方、トランジスタＭ１のゲート電圧は不定となり得るが、第２無通電状態且つ正電圧印加状態において、トランジスタＭ１のゲート電圧が端子Ｔ＿ＩＮの電位から見てクランプダイオードＤ３の順方向電圧以上になることは無い。詳細には、トランジスタＭ１のゲート電圧が、端子Ｔ＿ＩＮの電位（上記正電圧）から見て、クランプダイオードＤ３の順方向電圧だけ高い電圧以下に制限され、このときトランジスタＭ１はオフとなる。
　実際には、端子Ｔ＿ＩＮに正電圧を印加開始した後、クランプダイオードＤ３に微小な順方向電流が流れる過渡応答を経れば、トランジスタＭ１のゲート電圧は端子Ｔ＿ＩＮへの印加電圧と同程度になると見込まれ（少なくとも、それらの差はトランジススタＭ１のゲート閾電圧より小さく）、トランジスタＭ１のオフ状態は担保される。そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、第２無通電状態且つ正電圧印加状態において、トランジスタＭ１のチャネル又は寄生ダイオードＭ１＿ＤとトランジスタＭ２のチャネル又は寄生ダイオードＭ２＿Ｄを通じた電流は流れない。
　故に、第２無通電状態且つ正電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
［テストモード］
　テストモードでは上述したようにトランジスタＭ１～Ｍ３が全てオフとされる（図４参照）。テストモードにおいて製品識別工程を実施することもできる。
　テストモードにおける負電圧印加状態では、第１無通電状態且つ負電圧印加状態と同様となる。即ち、テストモードにおける負電圧印加状態において、端子Ｔ＿ＩＮに加わる負電圧がノードＮＤ３にも加わるが、このとき、端子Ｔ＿ＩＮの電位低下に伴ってトランジスタＭ１のゲート電位も低下する。このため、ノードＮＤ３の電位から見てトランジスタＭ１のゲート電位がトランジスタＭ１のゲート閾電圧以上にはならず、トランジスタＭ１のオフは確保される。詳細には、トランジスタＭ１のゲート電圧が、端子Ｔ＿ＩＮに加わる負電圧から見て、クランプダイオードＤ３の順方向電圧だけ高い電圧以下に制限され、このときトランジスタＭ１はオフとなる。
　実際には、端子Ｔ＿ＩＮに負電圧を印加開始した後、クランプダイオードＤ３に微小な順方向電流が流れる過渡応答を経れば、トランジスタＭ１のゲート電圧は端子Ｔ＿ＩＮへの印加電圧と同程度になると見込まれ（少なくとも、それらの差はトランジススタＭ１のゲート閾電圧より小さく）、トランジスタＭ１のオフ状態は担保される。そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、テストモードでの負電圧印加状態において、トランジスタＭ２のチャネル又は寄生ダイオードＭ２＿ＤとトランジスタＭ１のチャネル又は寄生ダイオードＭ１＿Ｄを通じた電流は流れない。
　故に、テストモード且つ負電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
　テストモードにおける正電圧印加状態では、第２無通電状態且つ正電圧印加状態と同様となる。
　テストモードでの正電圧印加状態において、端子Ｔ＿ＩＮに加わる正電圧（例えば２Ｖ）がノードＮＤ３にも加わる。このとき、トランジスタＭ１のゲート電圧が端子Ｔ＿ＩＮの電位から見てクランプダイオードＤ３の順方向電圧以上になることは無い。詳細には、トランジスタＭ１のゲート電圧が、端子Ｔ＿ＩＮの電位（上記正電圧）から見て、クランプダイオードＤ３の順方向電圧だけ高い電圧以下に制限され、このときトランジスタＭ１はオフとなる。
　実際には、端子Ｔ＿ＩＮに正電圧を印加開始した後、クランプダイオードＤ３に微小な順方向電流が流れる過渡応答を経れば、トランジスタＭ１のゲート電圧は端子Ｔ＿ＩＮへの印加電圧と同程度になると見込まれ（少なくとも、それらの差はトランジススタＭ１のゲート閾電圧より小さく）、トランジスタＭ１のオフ状態は担保される。そして、寄生ダイオードＭ１＿Ｄ及びＭ２＿Ｄの向きは互いに逆である。このため、テストモードでの正電圧印加状態において、トランジスタＭ１のチャネル又は寄生ダイオードＭ１＿ＤとトランジスタＭ２のチャネル又は寄生ダイオードＭ２＿Ｄを通じた電流は流れない。
　故に、テストモード且つ正電圧印加状態での製品識別工程において、抵抗測定器ＤＭの第１及び第２プロープ間には実質的に識別抵抗Ｒ２を介した電流のみが流れ、識別抵抗Ｒ２の値を正しく抵抗測定器ＤＭにて測定することができる。
　以下、複数の実施例の中で、幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
＜＜第１実施例＞＞
　第１実施例を説明する。信号入力回路１０及び内部回路２０を含むブロックを対象ブロックと称する。半導体装置１に第１～第ｍ対象ブロックを設けておいても良い。ｍは２以上の任意の整数である。
　この場合、無通電状態又はテストモードにて実施される製品識別工程において、対象ブロックごとに、抵抗測定器ＤＭの第１及び第２プローブの内、何れか一方を端子Ｔ＿ＩＮに接触させ且つ他方を端子Ｔ＿ＧＮＤに接触させて端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗値を測定する。そうすると、第１～第ｍ対象ブロックに対する第１～第ｍ測定値が得られる。第ｉ測定値は、第ｉ対象ブロックにおける端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間の抵抗の測定値であり、第ｉ対象ブロックにおける識別抵抗Ｒ２の値を表す（ここにおけるｉはｍ以下の自然数）。
　製品識別工程では、第１～第ｍ測定値の組み合わせに基づき半導体装置１の製品識別が可能となる。単純な例を挙げる。第１～第３種類の半導体装置１が３種類の製品として製造される場合を考える。更に“ｍ＝２”と仮定する。この場合、第１種類の半導体装置１において第１、第２対象ブロックの識別抵抗Ｒ２の値を共に１００ｋΩに設定し、第２種類の半導体装置１において第１、第２対象ブロックの識別抵抗Ｒ２の値を共に２００ｋΩに設定し、且つ、第３種類の半導体装置１において第１、第２対象ブロックの識別抵抗Ｒ２の値を夫々１００ｋΩ、２００ｋΩに設定しておく。そうすると、第１～第３種類の何れかの半導体装置１に対して製品識別工程を実施し、第１及び第２測定値を取得したとき、第１及び第２測定値に基づき製品識別工程の対象となった半導体装置１が、第１～第３種類の内、何れの種類の半導体装置１であるかを識別できる。
　対象ブロックごとにトランジスタＭ３及び制限抵抗Ｒ３を設けて良い。或いは、対象ブロックにトランジスタＭ３及び制限抵抗Ｒ３を設けずに、トランジスタＭ３及び制限抵抗Ｒ３から成る回路を共通回路として半導体装置１に設け、且つ、共通回路を第１～第ｍ対象ブロック間で共用するようにしても良い。
＜＜第２実施例＞＞
　第２実施例を説明する。図１３に第２実施例に係るシステムＳＹＳの全体構成図を示す。システムＳＹＳをモータ駆動システムと称することができる。システムＳＹＳは、ゲートドライバ１ｂ、ＭＣＵ（Micro  Controller  Unit）２及びモータ３、を備える。ゲートドライバ１ｂは第１実施例に示した半導体装置１の例である。ＭＣＵ２は、ゲートドライバ１ｂに対する上記の入力信号供給回路に相当する。
　モータ３は、三相分のコイルＬ［１］～コイルＬ［３］を備えた三相ブラシレス直流モータである。モータ３は、ステータと永久磁石を備えたロータとを有し、ステータにコイルＬ［１］～Ｌ［３］が設けられる。本実施形態の構成例において、コイルＬ［１］～［３］はスター結線されている。コイルＬ［１］、Ｌ［２］、Ｌ［３］は、夫々、第１相、第２相、第３相のコイルである。第１相、第２相、第３相は、夫々、Ｕ相、Ｖ相、Ｗ相に相当する。
　システムＳＹＳには、三相分のハーフブリッジ回路ＨＢ［１］～ＨＢ［３］、及び、三相分のセンス抵抗ＲS［１］～ＲS［３］が設けられる。
　ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、パワー電源電圧ＶＰＷＲが加わる電源配線ＷＲ＿ＶＰＷＲとグランドとの間に設けられる。パワー電源電圧ＶＰＷＲは所定の正の直流電圧である。ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタから成る。ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］における各トランジスタはＮチャネル型のＭＯＳＦＥＴとして構成される。ハーフブリッジ回路ＨＢ［ｉ］におけるハイサイドトランジスタをハイサイドトランジスタＭＨ［ｉ］又は単にトランジスタＭＨ［ｉ］と称する。ハーフブリッジ回路ＨＢ［ｉ］におけるローサイドトランジスタをローサイドトランジスタＭＬ［ｉ］又は単にトランジスタＭＬ［ｉ］と称する。ｉは任意の整数を表す。尚、トランジスタＭＨ［ｉ］又はＭＬ［ｉ］をパワートランジスタと称することもある。
　トランジスタＭＨ［１］～ＭＨ［３］の各ドレインは電源配線ＷＲ＿ＶＰＷＲに接続されて、パワー電源電圧ＶＰＷＲの供給を受ける。任意の整数ｉについて、ハイサイドトランジスタＭＨ［ｉ］のソース及びローサイドトランジスタＭＬ［ｉ］のドレインはノードＮＤ［ｉ］にて共通接続される。任意の整数ｉについて、ローサイドトランジスタＭＬ［ｉ］のソースはセンス抵抗ＲS［ｉ］を介してグランドに接続される。
　ノードＮＤ［１］、ＮＤ［２］、ＮＤ［３］は、夫々、コイルＬ［１］の一端、コイルＬ［２］の一端、コイルＬ［３］の一端に接続される。コイルＬ［１］～Ｌ［３］の各他端は中性点ＮＰにて互いに共通接続される。
　ゲートドライバ１ｂに設けられる複数の外部端子の一部が図１３に示される。ゲートドライバ１ｂに設けられる複数の外部端子は、外部端子Ｔ＿ＶＰＷＲ、Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］、Ｔ＿ＧＬ［１］～Ｔ＿ＧＬ［３］、Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］、Ｔ＿ＳＬ［１］～Ｔ＿ＳＬ［３］、ＡＩＮＰ［１］～ＡＩＮＰ［３］、ＡＩＮＮ［１］～ＡＩＮＮ［３］、Ｔ＿ＶＣＣ、Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］、Ｔ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］、Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］及びＴ＿ＧＮＤを含む。これら以外の外部端子もゲートドライバ１ｂに設けられる。
　外部端子Ｔ＿ＶＰＷＲは、電源配線ＷＲ＿ＶＰＷＲに接続されて、パワー電源電圧ＶＰＷＲの供給を受けるパワー電源入力端子である。
　外部端子Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］及びＴ＿ＧＬ［１］～Ｔ＿ＧＬ［３］は、ゲート信号出力端子である。ゲート信号出力端子Ｔ＿ＧＨ［１］、Ｔ＿ＧＨ［２］、Ｔ＿ＧＨ［３］は、夫々、ハイサイドトランジスタＭＨ［１］、ＭＨ［２］、ＭＨ［３］のゲートに接続される。ゲート信号出力端子Ｔ＿ＧＬ［１］、Ｔ＿ＧＬ［２］、Ｔ＿ＧＬ［３］は、夫々、ローサイドトランジスタＭＬ［１］、ＭＬ［２］、ＭＬ［３］のゲートに接続される。任意の整数ｉについて、ハイサイドトランジスタＭＨ［ｉ］のゲート信号を記号“ＧＨ［ｉ］”にて参照し、ローサイドトランジスタＭＬ［ｉ］のゲート信号を記号“ＧＬ［ｉ］”にて参照する。
　外部端子Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］及びＴ＿ＳＬ［１］～Ｔ＿ＳＬ［３］はソース接続端子である。ソース接続端子Ｔ＿ＳＨ［１］、Ｔ＿ＳＨ［２］、Ｔ＿ＳＨ［３］は、夫々、ハイサイドトランジスタＭＨ［１］、ＭＨ［２］、ＭＨ［３］のソースに接続される。ソース接続端子Ｔ＿ＳＬ［１］、Ｔ＿ＳＬ［２］、Ｔ＿ＳＬ［３］は、夫々、ローサイドトランジスタＭＬ［１］、ＭＬ［２］、ＭＬ［３］のソースに接続される。
　外部端子ＡＩＮＰ［１］～ＡＩＮＰ［３］及びＡＩＮＮ［１］～ＡＩＮＮ［３］は、電流検出用端子である。任意の整数ｉについて、電流検出用端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間にセンス抵抗ＲS［ｉ］で発生した電圧降下が加わる。尚、任意の整数ｉについて、ソース接続端子Ｔ＿ＳＬ［ｉ］と外部端子ＡＩＮＰ［ｉ］とを共通の端子とすることも可能である。
　ゲートドライバ１ｂにおける外部端子Ｔ＿ＶＣＣは上述の電源端子Ｔ＿ＶＣＣ（図１等参照）であり、電源供給状態において電源端子Ｔ＿ＶＣＣに電源電圧ＶＣＣが加わる。ゲートドライバ１ｂにおける外部端子Ｔ＿ＧＮＤは上述のグランド端子Ｔ＿ＧＮＤであり（図１等参照）、グランドに接続される。
　外部端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］は制御入力端子である。ＭＣＵ２は制御入力端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］に接続される。ＭＣＵ２は、制御入力端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］に対し、夫々、駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］を供給することができる。
　外部端子Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］は電流検出出力端子である。ＭＣＵ２は電流検出出力端子Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］に接続される。任意の整数ｉについて、ゲートドライバ１ｂは、電流検出用端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間の電圧に応じた電流検出信号ＡＯＵＴ［ｉ］を電流検出出力端子Ｔ＿ＡＯＵＴ［ｉ］から出力し、ＭＵＣ２に与える。電流検出信号ＡＯＵＴ［ｉ］はコイルＬ［ｉ］に流れる電流の検出結果を示す。
　ＭＵＣ２は、電流検出信号ＡＯＵＴ［１］～ＡＯＵＴ［３］に基づいて駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］を生成し、各駆動制御信号をゲートドライバ１ｂに供給することができる。ゲートドライバ１ｂは、駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］に基づくゲート信号ＧＨ［１］～ＧＨ［３］をトランジスタＭＨ［１］～ＭＨ［３］のゲートに供給でき、且つ、駆動制御信号ＩＮＬ［１］～ＩＮＬ［３］に基づくゲート信号ＧＬ［１］～ＧＬ［３］をトランジスタＭＬ［１］～ＭＬ［３］のゲートに供給できる。これにより、トランジスタＭＨ［１］～ＭＨ［３］及びＭＨ［１］～ＭＨ［３］の状態（オン又はオフの状態）が制御され、結果、ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］を通じてコイルＬ［１］～Ｌ［３］に電流が供給されることでモータ３が駆動する。尚、トランジスタＭＨ［ｉ］をオン状態とする際のゲート信号ＧＨ［ｉ］は、パワー電圧ＶＰＷＲよりも高い電位を持つが、パワー電圧ＶＰＷＲよりも高い電圧はパワー電圧ＶＰＷＲに基づき公知の昇圧回路を用いて、ゲートドライバ１ｂ内で又はゲートドライバ１ｂ外で生成されて良い。
　駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］は各々にハイレベル又はローレベルを有する。ゲートドライバ１ｂは第１～第６の内部回路２０を備える。各内部回路２０は上述の内部回路２０（図５参照）と同様の構成及び機能を有する。但し、第１～第３の内部回路２０にとっての入力信号ＩＮは夫々駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］であり、且つ、第４～第６の内部回路２０にとっての入力信号ＩＮは夫々駆動制御信号ＩＮＬ［１］～ＩＮＬ［３］である。第１～第３の内部回路２０がオン又はオフを制御するパワートランジスタＭＭは夫々ハイサイドトランジスタＭＨ［１］～ＭＨ［３］であり、第４～第６の内部回路２０がオン又はオフを制御するパワートランジスタＭＭは夫々ローサイドトランジスタＭＬ［１］～ＭＬ［３］である。
　即ち、“ｉ＝１”、“ｉ＝２”及び“ｉ＝３”の夫々について、第ｉの内部回路２０は制御入力端子Ｔ＿ＩＮＨ［ｉ］に接続され、駆動制御信号ＩＮＨ［ｉ］に応じたゲート信号ＧＨ［ｉ］をハイサイドトランジスタＭＨ［ｉ］に供給することで、ハイサイドトランジスタＭＨ［ｉ］をオン又はオフに制御する。“ｉ＝４”、“ｉ＝５”及び“ｉ＝６”の夫々について、第ｉの内部回路２０は制御入力端子Ｔ＿ＩＮＬ［ｉ－３］に接続され、駆動制御信号ＩＮＬ［ｉ－３］に応じたゲート信号ＧＬ［ｉ－３］をローサイドトランジスタＭＬ［ｉ－３］に供給することで、ローサイドトランジスタＭＬ［ｉ－３］をオン又はオフに制御する。
　ゲートドライバ１ｂにおいて、第１～第３の信号入力回路１０を設けておき、第１～第３の信号入力回路１０を夫々第１～第３の内部回路２０に接続することができる。これについて、図１４を参照して説明を加える。
　図１４は第ｉの内部回路２０に接続又は対応する回路の構成図である。“ｉ＝１”、“ｉ＝２”及び“ｉ＝３”の何れかにおける第ｉの内部回路２０を内部回路２０［ｉ］と称する。内部回路２０［ｉ］に接続される信号入力回路１０を信号入力回路１０［ｉ］と称する。信号入力回路１０［ｉ］は図１の信号入力回路１０と同じ構成を有する。但し、信号入力回路１０［ｉ］における信号入力端子Ｔ＿ＩＮ（図１参照）は制御入力端子Ｔ＿ＩＮＨ［ｉ］である。また、信号入力回路１０［１］～１０［３］は互いに同じ構成を有するが、信号入力回路１０［１］～１０［３］にはトランジスタＭ３及び制限抵抗Ｒ３が設けられず、ゲートドライバ１ｂにはトランジスタＭ３及び制限抵抗Ｒ３の組が１組だけ設けられる。そして、ノードＮＤ１が信号入力回路１０［１］～１０［３］の夫々のトランジスタＭ１のゲートに接続され、且つ、ノードＮＤ２が信号入力回路１０［１］～１０［３］の夫々のクランプダイオードＤ３のアノードに接続される。図１４では、ノードＮＤ２における信号は記号ＣＬＭＰにて表記される。
　図１４の構成では、信号入力回路１０［ｉ］及び内部回路２０［ｉ］により第ｉ対象ブロックが形成され、ゲートドライバ１ｂには第１～第３対象ブロックが設けられることになる。ゲートドライバ１ｂの無通電状態又はテストモードにて実施される製品識別工程において、対象ブロックごとに、抵抗測定器ＤＭの第１及び第２プローブの内、何れか一方を端子Ｔ＿ＩＮＨ［ｉ］に接触させ且つ他方を端子Ｔ＿ＧＮＤに接触させて端子Ｔ＿ＩＮＨ［ｉ］及びＴ＿ＧＮＤ間の抵抗値を測定する。そうすると、第１～第３対象ブロックに対する第１～第３測定値が得られる。第ｉ測定値は、第ｉ対象ブロックにおける端子Ｔ＿ＩＮＨ［ｉ］及びＴ＿ＧＮＤ間の抵抗の測定値であり、第ｉ対象ブロックにおける識別抵抗Ｒ２の値を表す（ここにおけるｉは３以下の自然数）。製品識別工程では、第１～第３測定値の組み合わせに基づき半導体装置１の製品識別が可能となる。製品識別の方法は第１実施例で示したものと同様である。
　ゲートドライバ１ｂにおいて、第４～第６の信号入力回路１０を設けておき、第４～第６の信号入力回路１０を夫々第４～第６の内部回路２０に接続することができる。この際、第４～第６の信号入力回路１０の内、１以上の信号入力回路１０には図１の信号入力回路１０と同じ構成を持たせておいても良く、これにより第４、第５又は第６の信号入力回路１０内の識別抵抗Ｒ２を用いた製品識別も可能となる。
＜＜第３実施例＞＞
　第３実施例を説明する。第３実施例では幾つかの変形技術又は補足事項等を説明する。
　テストモードでは、製品識別工程を実施できる他、製品テスト工程を実施することもできる。製品テスト工程では、端子Ｔ＿ＩＮを信号出力端子として機能させ、半導体装置１（第２実施例ではゲートドライバ１ｂ）における各種の内部信号を端子Ｔ＿ＩＮから出力させる。例えば、半導体装置１に設けられた機能回路（温度測定回路、過電流保護回路又は論理回路等）をアナログスイッチを介してノードＮＤ３に接続しておき（何れも不図示）、製品テスト工程において当該アナログスイッチをオンにして当該機能回路の出力信号をノードＮＤ３及び入力抵抗Ｒ１を通じて端子Ｔ＿ＩＮから出力させる、といったことが可能である。これにより、機能回路の動作確認等を行うことができる。
　図１では、入力抵抗Ｒ１、トランジスタＭ１及びトランジスタＭ２が、配線ＷＲ＿ＩＮから配線ＷＲ＿ＧＮＤに向けて、この順番で並べられている。しかしながら、配線ＷＲ＿ＩＮ及びＷＲ＿ＧＮＤ間において（即ち端子Ｔ＿ＩＮ及びＴ＿ＧＮＤ間において）、入力抵抗Ｒ１、トランジスタＭ１及びトランジスタＭ２が互いに直列接続される限り、入力抵抗Ｒ１、トランジスタＭ１及びトランジスタＭ２の並び順は任意に変更可能である。例えば、図１５に示す如く、配線ＷＲ＿ＩＮから配線ＷＲ＿ＧＮＤに向けて、トランジスタＭ１、入力抵抗Ｒ１及びトランジスタＭ２を、この順番で並べて直列接続するようにしても良い。尚、トランジスタＭ２と配線ＷＲ＿ＧＮＤとの間に入力抵抗Ｒ１を設ける変形を実施する場合にあっては、通常モードにおいてトランジスタＭ２のオンを確保するために、入力信号ＩＮのハイレベルよりも十分に高い電位を信号ＣＮＴ２に持たせる必要がある。
　制限抵抗Ｒ３とクランプダイオードＤ３の接続位置を、上述したものと逆にすることもできる。即ち図１６に示す如く、トランジスタＭ３のドレインに対してクランプダイオードＤ３のアノードを接続し、クランプダイオードＤ３のカソードを制限抵抗Ｒ３を介して配線ＷＲ＿ＩＮに接続する変形を実施しても良い。何れにせよ、トランジスタＭ３と端子Ｔ＿ＩＮとの間に制限抵抗Ｒ３及びクランプダイオードＤ３の直列回路が設けられることになる。
　任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated  Gate  Bipolar　Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示の一側面に係る半導体装置（１，１ａ、１ｂ）は、基準電位を有するよう構成された基準電位端子（Ｔ＿ＧＮＤ）と、信号入力端子（Ｔ＿ＩＮ）と、電源端子（Ｔ＿ＶＣＣ）と、前記信号入力端子及び前記基準電位端子間において互いに直列接続され且つ互いに逆の順方向を持つ第１保護ダイオード（Ｄ１）及び第２保護ダイオード（Ｄ１）と、前記信号入力端子及び前記基準電位端子間に接続された識別抵抗（Ｒ２）と、前記信号入力端子及び前記基準電位端子間において互いに直列接続された入力抵抗（Ｒ１）、第１トランジスタ（Ｍ１）及び第２トランジスタ（Ｍ２）と、前記電源端子及び前記信号入力端子間において互いに直列接続された第３トランジスタ（Ｍ３）、制限抵抗（Ｒ３）及びクランプダイオード（Ｄ３）と、前記電源端子に電源電圧が供給される電源供給状態において前記第２トランジスタ及び前記第３トランジスタの双方をオンに制御可能に構成された制御回路（３０）と、前記電源供給状態において前記信号入力端子への入力信号に応じた動作を行う内部回路（２０）と、を備え、前記第１トランジスタの寄生ダイオードの順方向と前記第２トランジスタの寄生ダイオードの順方向とが互いに逆とされ、前記第３トランジスタは前記電源端子と前記第１トランジスタのゲートとの間に直列に挿入され、前記第３トランジスタと前記信号入力端子との間に前記制限抵抗及び前記クランプダイオードの直列回路が設けられ、前記クランプダイオードは前記第３トランジスタから前記信号入力端子に向かう向きに順方向を有する構成（第１の構成）である。
　本構成により、電源端子への電源電圧の供給が途絶える無通電状態において、信号入力端子及び基準電位端子間の抵抗値を測定すれば、識別抵抗の抵抗値を正確に測定することができる。測定結果に基づき正確に半導体装置の製品識別が可能となる。
　上記第１の構成に係る半導体装置において、前記制御回路により前記第２トランジスタ及び前記第３トランジスタの双方がオンに制御されるとき（図３参照）、前記電源電圧が前記第３トランジスタのチャネルを通じて前記第１トランジスタのゲートに供給されることで前記第１トランジスタがオンとなる構成（第２の構成）であっても良い。
　第１及び第２トランジスタがオンとなることで、入力信号の供給側の回路から見た信号入力端子及び基準電位端子間の入力抵抗値（入力インピーダンス）を、上記入力抵抗に応じた規定抵抗値に設定することができる。
　上記第２の構成に係る半導体装置において、前記内部回路は、前記入力信号を二値化することで二値化信号を生成するよう構成された二値化回路（２２）を備え、前記二値化信号の値が第１の値であるときと前記二値化信号の値が第２の値であるときとで互いに異なる動作を行う構成（第３の構成）であっても良い。
　上記第３の構成に係る半導体装置において、前記入力抵抗の値と比べて前記制限抵抗の値が大きい構成（第４の構成）であっても良い。
　電源供給状態において第１～第３トランジスタがオンであるとき、電源端子から制限抵抗及び入力抵抗を介して電流が流れる。当該電流により入力抵抗にて発生する電圧降下が二値化回路の動作に影響を与えることが懸念されるが、制限抵抗の値を入力抵抗の値よりも大きく（十分に大きく）しておけば、二値化回路の動作への影響は生じない。
　上記第４の構成に係る半導体装置において、前記二値化回路は、前記入力信号の電圧が所定の下方閾電圧（ＶＬ＿ＳＭＴ）以下であるときに前記第１の値を有する前記二値化信号を出力し、且つ、前記入力信号の電圧が前記下方閾電圧よりも高い所定の上方閾電圧（ＶＨ＿ＳＭＴ）以上であるときに前記第２の値を有する前記二値化信号を出力し、前記制御回路により前記第２トランジスタ及び前記第３トランジスタの双方がオンに制御されるとき、前記電源端子から、前記第３トランジスタ、前記制限抵抗、前記クランプダイオード、前記入力抵抗、前記第１トランジスタ及び前記第２トランジスタを経由して電流（Ｉａ）が流れ、これによって前記入力抵抗に発生する電圧降下は前記下方閾電圧よりも小さい構成（第５の構成）であっても良い。
　これにより上記懸念は払拭される。
　上記第１～第５の構成の何れかに係る半導体装置において（図９、図１０参照）、前記電源端子への前記電源電圧の供給が途絶える無通電状態において、前記制御回路の動作が停止することにより前記第２トランジスタ及び前記第３トランジスタはオフとなり、且つ、前記電源端子は前記基準電位を有し、前記第３トランジスタの寄生ダイオードの順方向は前記制限抵抗から前記電源端子に向かう方向であり、前記無通電状態において、前記信号入力端子の電圧が前記第１トランジスタのソースに加わり、前記無通電状態において、前記入力信号端子に負電圧が印加されるとき（図９参照）、前記第１トランジスタのゲート電圧が前記負電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなり、前記無通電状態において、前記入力信号端子に正電圧が印加されるとき（図１０参照）、前記第１トランジスタのゲート電圧が前記電源端子の電位より前記第３トランジスタの寄生ダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなる構成（第６の構成）であっても良い。
　これにより、無通電状態において信号入力端子及び基準電位端子間の抵抗値を測定すれば、識別抵抗の抵抗値を正確に測定することができる。測定結果に基づき正確に半導体装置の製品識別が可能となる。
　上記第１～第５の構成の何れかに係る半導体装置において（図１１、図１２参照）、前記電源端子への前記電源電圧の供給が途絶える無通電状態において、前記制御回路の動作が停止することにより前記第２トランジスタ及び前記第３トランジスタはオフとなり、且つ、前記電源端子は開放され、前記無通電状態において、前記信号入力端子の電圧が前記第１トランジスタのソースに加わり、前記無通電状態において、前記入力信号端子に負電圧が印加されるとき（図１１参照）、前記第１トランジスタのゲート電圧が前記負電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなり、前記無通電状態において、前記入力信号端子に正電圧が印加されるとき（図１２参照）、前記第１トランジスタのゲート電圧が前記正電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなる構成（第７の構成）であっても良い。
　これにより、無通電状態において信号入力端子及び基準電位端子間の抵抗値を測定すれば、識別抵抗の抵抗値を正確に測定することができる。測定結果に基づき正確に半導体装置の製品識別が可能となる。
　上記第１～第７の構成の何れかに係る半導体装置において、前記制御回路は、前記電源供給状態において、前記第２トランジスタ及び前記第３トランジスタの双方をオンに制御する第１モード（通常モード）又は前記第２トランジスタ及び前記第３トランジスタの双方をオフに制御する第２モード（テストモード）で動作する構成（第８の構成）であっても良い。
　これにより、テストモードにおいても、識別抵抗の抵抗値の測定を通じた製品識別が可能となる。
　上記第１～第８の構成の何れかに係る半導体装置において、前記信号入力端子、前記第１保護ダイオード、前記第２保護ダイオード、前記識別抵抗、前記入力抵抗、前記第１トランジスタ、前記第２トランジスタ及び前記クランプダイオードの組が複数設けられ、複数の組に対し、前記第３トランジスタ及び前記制限抵抗が共用される構成（第９の構成）であっても良い。
　これにより、複数の組における複数の識別抵抗を用いた製品識別が可能となる。第３トランジスタ及び制限抵抗の共用は半導体装置の小型化及び低コスト化に寄与する。
　本開示の一側面に係る製品識別方法は、上記第１～第７の構成の何れかに係る半導体装置の製品識別を行う製品識別方法であって、前記電源端子への前記電源電圧の供給が途絶える無通電状態において、抵抗測定器を用いて前記信号入力端子及び前記基準電位端子間における前記識別抵抗の値を測定し、測定値に基づき前記製品識別を行う構成（第１０の構成）である。
　本開示の他の一側面に係る製品識別方法は、上記第８の構成に係る半導体装置の製品識別を行う製品識別方法であって、前記電源端子への前記電源電圧の供給が途絶える無通電状態において、又は、前記制御回路を前記第２モードで動作させた状態において、抵抗測定器を用いて前記信号入力端子及び前記基準電位端子間における前記識別抵抗の値を測定し、測定値に基づき前記製品識別を行う構成（第１１の構成）である。
　　１、１ａ　半導体装置
　１０　信号入力回路
　２０　内部回路
　３０　制御回路
　４０　内部電源回路
　Ｍ１～Ｍ３　トランジスタ
Ｄ１、Ｄ２　保護ダイオード
Ｄ３　クランプダイオード
　Ｒ１　入力抵抗
　Ｒ２　識別抵抗
　Ｒ３　制限抵抗
Ｔ＿ＶＣＣ　電源端子
Ｔ＿ＩＮ　信号入力端子
Ｔ＿ＧＮＤ　グランド端子
ＷＲ＿ＶＣＣ、ＷＲ＿ＩＮ、ＷＲ＿ＧＮＤ　配線
　２１　保護抵抗
　２２　シュミットトリガ回路
　２３　ドライバ
　ＭＭ　パワートランジスタ
　ＤＭ　抵抗測定器
９００　参考半導体装置
９０１　入力抵抗
９０２　識別抵抗
９０３　トランジスタ
９０４　保護ダイオード
９０５　内部回路
９１１、９１２　端子
ＳＹＳ　システム（モータ駆動システム）
　１ｂ　ゲートドライバ
　　２　ＭＣＵ
　　３　モータ
　Ｌ［１］～Ｌ［３］　コイル
　ＨＢ［１］～ＨＢ［３］　ハーフブリッジ回路
　ＭＨ［１］～ＭＨ［３］　ハイサイドトラジスタ
　ＭＬ［１］～ＭＬ［３］　ローサイドトラジスタ
ＶＰＷＲ　パワー電源電圧
　Ｔ＿ＶＰＷＲ　パワー電源入力端子
　Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］　ゲート信号出力端子
　Ｔ＿ＧＬ［１］～Ｔ＿ＧＬ［３］　ゲート信号出力端子
　Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］　ソース接続端子
　Ｔ＿ＳＬ［１］～Ｔ＿ＳＬ［３］　ソース接続端子
　Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］　制御入力端子
　Ｔ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］　制御入力端子
　ＡＩＮＰ［１］～ＡＩＮＰ［３］、ＡＩＮＮ［１］～ＡＩＮＮ［３］　電流検出用端子
　ＡＯＵＴ［１］～ＡＯＵＴ［３］　電流検出信号
　Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］　電流検出出力端子
　ＧＨ［１］～ＧＨ［３］　ゲート信号
　ＧＬ［１］～ＧＬ［３］　ゲート信号
　ＩＮＨ［１］～ＩＮＨ［３］　駆動制御信号
　ＩＮＬ［１］～ＩＮＬ［３］　駆動制御信号

Claims (11)

  1. 　基準電位を有するよう構成された基準電位端子と、
    　信号入力端子と、
    　電源端子と、
    　前記信号入力端子及び前記基準電位端子間において互いに直列接続され且つ互いに逆の順方向を持つ第１保護ダイオード及び第２保護ダイオードと、
    　前記信号入力端子及び前記基準電位端子間に接続された識別抵抗と、
    　前記信号入力端子及び前記基準電位端子間において互いに直列接続された入力抵抗、第１トランジスタ及び第２トランジスタと、
    　前記電源端子及び前記信号入力端子間において互いに直列接続された第３トランジスタ、制限抵抗及びクランプダイオードと、
    　前記電源端子に電源電圧が供給される電源供給状態において前記第２トランジスタ及び前記第３トランジスタの双方をオンに制御可能に構成された制御回路と、
    　前記電源供給状態において前記信号入力端子への入力信号に応じた動作を行う内部回路と、を備え、
    　前記第１トランジスタの寄生ダイオードの順方向と前記第２トランジスタの寄生ダイオードの順方向とが互いに逆とされ、
    　前記第３トランジスタは前記電源端子と前記第１トランジスタのゲートとの間に直列に挿入され、前記第３トランジスタと前記信号入力端子との間に前記制限抵抗及び前記クランプダイオードの直列回路が設けられ、
    　前記クランプダイオードは前記第３トランジスタから前記信号入力端子に向かう向きに順方向を有する
    、半導体装置。
  2. 　前記制御回路により前記第２トランジスタ及び前記第３トランジスタの双方がオンに制御されるとき、前記電源電圧が前記第３トランジスタのチャネルを通じて前記第１トランジスタのゲートに供給されることで前記第１トランジスタがオンとなる
    、請求項１に記載の半導体装置。
  3. 　前記内部回路は、前記入力信号を二値化することで二値化信号を生成するよう構成された二値化回路を備え、前記二値化信号の値が第１の値であるときと前記二値化信号の値が第２の値であるときとで互いに異なる動作を行う
    、請求項２に記載の半導体装置。
  4. 　前記入力抵抗の値と比べて前記制限抵抗の値が大きい
    、請求項３に記載の半導体装置。
  5. 　前記二値化回路は、前記入力信号の電圧が所定の下方閾電圧以下であるときに前記第１の値を有する前記二値化信号を出力し、且つ、前記入力信号の電圧が前記下方閾電圧よりも高い所定の上方閾電圧以上であるときに前記第２の値を有する前記二値化信号を出力し、
    　前記制御回路により前記第２トランジスタ及び前記第３トランジスタの双方がオンに制御されるとき、前記電源端子から、前記第３トランジスタ、前記制限抵抗、前記クランプダイオード、前記入力抵抗、前記第１トランジスタ及び前記第２トランジスタを経由して電流が流れ、これによって前記入力抵抗に発生する電圧降下は前記下方閾電圧よりも小さい
    、請求項４に記載の半導体装置。
  6. 　前記電源端子への前記電源電圧の供給が途絶える無通電状態において、前記制御回路の動作が停止することにより前記第２トランジスタ及び前記第３トランジスタはオフとなり、且つ、前記電源端子は前記基準電位を有し、
    　前記第３トランジスタの寄生ダイオードの順方向は前記制限抵抗から前記電源端子に向かう方向であり、
    　前記無通電状態において、前記信号入力端子の電圧が前記第１トランジスタのソースに加わり、
    　前記無通電状態において、前記入力信号端子に負電圧が印加されるとき、前記第１トランジスタのゲート電圧が前記負電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなり、
    　前記無通電状態において、前記入力信号端子に正電圧が印加されるとき、前記第１トランジスタのゲート電圧が前記電源端子の電位より前記第３トランジスタの寄生ダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなる
    、請求項１～５の何れかに記載の半導体装置。
  7. 　前記電源端子への前記電源電圧の供給が途絶える無通電状態において、前記制御回路の動作が停止することにより前記第２トランジスタ及び前記第３トランジスタはオフとなり、且つ、前記電源端子は開放され、
    　前記無通電状態において、前記信号入力端子の電圧が前記第１トランジスタのソースに加わり、
    　前記無通電状態において、前記入力信号端子に負電圧が印加されるとき、前記第１トランジスタのゲート電圧が前記負電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなり、
    　前記無通電状態において、前記入力信号端子に正電圧が印加されるとき、前記第１トランジスタのゲート電圧が前記正電圧より前記クランプダイオードの順方向電圧だけ高い電圧以下に制限され、結果、前記第１トランジスタはオフとなる
    、請求項１～５の何れかに記載の半導体装置。
  8. 　前記制御回路は、前記電源供給状態において、前記第２トランジスタ及び前記第３トランジスタの双方をオンに制御する第１モード又は前記第２トランジスタ及び前記第３トランジスタの双方をオフに制御する第２モードで動作する
    、請求項１～７の何れかに記載の半導体装置。
  9. 　前記信号入力端子、前記第１保護ダイオード、前記第２保護ダイオード、前記識別抵抗、前記入力抵抗、前記第１トランジスタ、前記第２トランジスタ及び前記クランプダイオードの組が複数設けられ、複数の組に対し、前記第３トランジスタ及び前記制限抵抗が共用される
    、請求項１～８の何れかに記載の半導体装置。
  10. 　請求項１～７の何れかに記載の半導体装置の製品識別を行う製品識別方法であって、
    　前記電源端子への前記電源電圧の供給が途絶える無通電状態において、抵抗測定器を用いて前記信号入力端子及び前記基準電位端子間における前記識別抵抗の値を測定し、測定値に基づき前記製品識別を行う
    、製品識別方法。
  11. 　請求項８に記載の半導体装置の製品識別を行う製品識別方法であって、
    　前記電源端子への前記電源電圧の供給が途絶える無通電状態において、又は、前記制御回路を前記第２モードで動作させた状態において、抵抗測定器を用いて前記信号入力端子及び前記基準電位端子間における前記識別抵抗の値を測定し、測定値に基づき前記製品識別を行う
    、製品識別方法。
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