JP2004031534A - 半導体装置 - Google Patents

Abstract

【課題】簡単な構造で電気的に書き込みと読み出しが可能な記憶素子を備えた半導体装置を提供する。
【解決手段】ポリシリコン層を用いて抵抗素子を構成し、かかる抵抗素子にその抵抗値を変化させるような電圧と電流を印加して書き込みを行い、上記抵抗素子に抵抗値の変化を無視できるような小さな電圧と電流を供給して、抵抗値の変化の有無に対応した電気信号を出力させるとう読み出しを行うことにより、簡単な構造で電気的に書き込みと読み出しが可能な記憶素子を実現できる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、例えばトリミング回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
トリミング回路の例として、（１）ポリシリコンヒューズ切断方式を使ったトリミング方式、（２）レーザトリミング方式、（３）ＰＮ接合に過電圧を加えブレークダウンで導通を取る方式、（４）ＬＳＩの外部または内部にＰＲＯＭ（プログラマブル・リード・オンリー・メモリ）を持たせてトリミングするものが挙げられる。
【０００３】
【発明が解決しようとする課題】
上記（１）ポリシリコンヒューズ切断方式では、比較的大きな面積を必要とする針あてパッドがトリミングの数十本が必要で面積が増加する。すなわち、ヒューズ切断のためには、高電圧で鋭い立ち上がり波形と大電流を必要とするために、ＭＯＳＦＥＴを用いたスイッチを使用すると上記条件が満足させることが難しく、上記のような比較的と大きな占有面積の針あてパッドが必要となる。このため組み立て前の半導体ウェハ上でのトリミングが必須であり、パッケージに組立後のトリミングや半導体装置の顧客サイドではトリミング出来ない。
【０００４】
上記（２）レーザトリミング方式は、同様に組み立て前にトリミングが必須であるため顧客サイドでトリミングできない。（３）ＰＮ接合方式では、大電流を必要とするためＭＯＳＦＥＴで構成されたスイッチの使用が出来ないのヒューズ切断方式と同じ欠点を有する。（４）ＰＲＯＭ方式はＰＲＯＭまたはＰＲＯＭ専用工程が必要で製造コストが上がるという問題を有する。
【０００５】
そこで、本願発明者においては、上記ＰＲＯＭを使わず組立後にトリミング出来る方式があれば低コストで高精度なアナログＩＣ等が実現出来ること、あるいは、半導体装置の顧客にいてははＬＳＩ単体だけでなく、システム全体の特性をトリミングしたい要求があることに着目して新規な記憶素子の開発に至った。
【０００６】
この発明の目的は、簡単な構造で電気的に書き込みと読み出しが可能な記憶素子を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ポリシリコン層で抵抗素子を構成し、かかる抵抗素子にその抵抗値を変化させるような電圧と電流を印加して書き込みを行い、上記抵抗素子に抵抗値の変化を無視できるような小さな電圧と電流を供給して読み出しを行い、抵抗値の変化の有無に対応した電気信号を出力させるようにする。
【０００８】
【発明の実施の形態】
図１には、この発明に係る記憶回路の一実施例の回路図が示されている。この記憶回路は、記憶部とリファレンス部から構成される。記憶情報が複数ビットあるときには、記憶部がそれに対応して必要ビットの数だけ設けられる。同図においては、１ビット分の記憶部が代表として例示的に示されている。複数の記憶部が設けられる場合、リファレンス部は、上記必要ビットの数に対応した複数の記憶部に対して共通に用いられる。
【０００９】
この実施例では、記憶素子としてポリシリコン抵抗ＲＰ１とＲＰ２の直列回路が用いられる。２つのポリシリコン抵抗ＲＰ１とＲＰ２に対して、記憶情報の論理０と論理１に対応して選択的に書き込み用の電圧と電流を流すように、ＰチャネルＭＯＳＦＥＴＱ１とＱ２、ＮチャネルＭＯＳＦＥＴＱ３とＱ４が設けられる。ＰチャネルＭＯＳＦＥＴＱ１とＱ２は、電源Ａと電源Ｂの間に直列に設けられる。上記直列抵抗ＲＰ１とＲＰ２のうち、ＲＰ１の他端側はＰチャネルＭＯＳＦＥＴＱ２を介して電源Ａに接続される。上記直列抵抗ＲＰ１とＲＰ２のうち、ＲＰ２の他端側はＮチャネルＭＯＳＦＥＴＱ４を介して電源Ｂに接続される。
【００１０】
上記直列抵抗ＲＰ１とＲＰ２との相互接続点と、上記２つのＭＯＳＦＥＴＱ１とＱ２の接続点とが相互に接続される。上記ＭＯＳＦＥＴＱ１とＱ３のゲートには、ゲート回路Ｇ１とＧ２により形成される制御信号が供給される。同様に、ＭＯＳＦＥＴＱ２とＱ４のゲートにも、上記同様にゲート回路Ｇ３とＧ４により形成される制御信号が供給される。
【００１１】
この実施例の記憶回路では、上記２つのポリシリコン抵抗ＲＰ１とＲＰ２のうち、例えばポリシリコン抵抗ＲＰ２に電圧と電流を供給してその抵抗値を変化させる書き込み動作を論理１とし、ポリシリコン抵抗ＲＰ１に電圧と電流を供給してその抵抗値を変化させる書き込み動作を論理０とする。例えば、論理１の書き込み動作では、ＭＯＳＦＥＴＱ１とＱ４をオン状態にしてポリシリコン抵抗ＲＰ２に電源ＡとＢから供給される書き込み電圧を印加して書き込み電流ｉ１が流れるようにし、論理０の書き込み動作では、ＭＯＳＦＥＴＱ２とＱ３をオン状態にしてポリシリコン抵抗ＲＰ１に電源ＡとＢから供給される書き込み電圧を印加して書き込み電流ｉ０が流れるようにする。
【００１２】
このようなスイッチＭＯＳＦＥＴＱ１〜Ｑ４の制御のために、特に制限されないが、書き込み制御信号Ｗと、書き込みビットデータＢＤ、及びアドレス選択信号ＡＤが用いられる。同図では、ゲート回路Ｇ１とＧ２において例示的に示されているように、ゲート回路Ｇ１には、ビットデータＢＤと書き込み制御信号Ｗとアドレス選択信号ＡＤが供給される。ゲート回路Ｇ２は、上記ビットデータＢＤがインバータ回路により反転されて供給され、他の信号は前記ゲート回路Ｇ１と同様である。
【００１３】
上記ゲート回路Ｇ１は、例えばナンド（ＮＡＮＤ）回路で構成され、ゲート回路Ｇ２はアンド（ＡＮＤ）ゲート回路により構成される。書き込み制御信号Ｗがハイレベル（論理１）で、アドレス選択信号ＡＤがハイレの選択レベルのときに、上記ゲート回路Ｇ１とＧ２はゲートを開く。このとき、書き込みビットデータＢＤが論理１のハイレベルなら、ナンドゲート回路Ｇ１の出力信号がロウレベルとなってＰチャネルＭＯＳＦＥＴＱ１をオン状態にする。このとき、アントゲート回路Ｇ２は、インバータ回路により書き込みビットデータＢＤがロウレベルに反転されるので出力信号をロウレベルにしてＮチャネルＭＯＳＦＥＴＱ３をオフ状態にする。
【００１４】
ゲート回路Ｇ３とＧ４は、前記ゲート回路Ｇ１とＧ２と同様に書き込み制御信号Ｗとアドレス選択信号ＡＤが供給され、上記書き込みビットデータＢＤが上記ゲート回路Ｇ１，Ｇ２とは交差的に供給されてゲート回路Ｇ３及びＧ４の出力信号がハイレベルにされる。それ故、ＰチャネルＭＯＳＦＥＴＱ２がオフ状態で、ＮチャネルＭＯＳＦＥＴＱ４がオン状態にされるので、前記のような書き込み電流ｉ１が流れる。
【００１５】
上記回路において、書き込みビットデータＢＤが論理０のロウレベルなら、上記とは逆に、ゲート回路Ｇ１とＧ２の出力信号がともにハイレベルになり、それとは逆にゲート回路Ｇ３とＧ４の出力信号がともにハイレベルになる。これにより、ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ３とがオン状態となり、前記のような書き込み電流ｉ０を流すものである。
【００１６】
上記ゲート回路Ｇ１とＧ２は、上記のような書き込み動作のときにしか用いられないのに対して、ゲート回路Ｇ３とＧ４は、読み出し動作のときにも用いられる。つまり、ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ４を共にオン状態にして、上記ポリシリコン抵抗ＲＰ１とＲＰ２の直列回路に電源Ａと電源Ｂを供給してその分圧電圧を発生させる。
【００１７】
この実施例の記憶回路は、ＭＯＳスイッチを介してボリシリ抵抗ＲＰ１とＲＰ２に大電流を加えることにより、その後のポリシリ抵抗抵抗値が変化する現象を用いて情報の記憶を行わせる。このため、読み出し時には、ポリシリ抵抗抵抗値を変化させないように小さな電流しか加えないようにする。したがって、電源Ａと電源Ｂの両端に印加する電圧は、書き込み動作に比べて読み出し時には小さくされる。また、かかる電圧を利用して上記ゲート回路Ｇ３，Ｇ４を動作させ、ＭＯＳＦＥＴＱ２とＱ４のゲートに印加される電圧レベルを小さくし、そのオン抵抗値を大きくし、上記ポリシリコン抵抗ＲＰ１とＲＰ２とが直列にされることと相まって上記小さな電流しか流さないようにする。
【００１８】
このように、読み出し動作により、記憶情報に従った抵抗値を持つようにされたポリシリコン抵抗ＲＰ１とＲＰ２において、その記憶情報が失われる方向に変化させられることを防止するために読み出し電流を小さくすることは、半導体装置の通常動作時における低消費電力化を図る上で好都合である。また、直列抵抗に分圧電圧により記憶情報を読み出す構成は、両抵抗素子に同じ電流を流すので、仮に微小の抵抗値の変化が生じたとしても、その分圧電圧でみたときにはその影響は殆ど無視できるものである。
【００１９】
上記のようにスイッチＭＯＳＦＥＴＱ１とＱ３に対して、スイッチＭＯＳＦＥＴＱ２とＱ４は、読み出し動作時において同時にオン状態にさせるため、ゲート回路Ｇ３とＧ４には、上記読み出し動作のときに一時的にオン状態になるような出力信号を形成するような読み出し制御信号が供給される。
【００２０】
上記ＭＯＳＦＥＴＱ２とＱ４のオン状態により、ポリシリコン抵抗ＲＰ１とＲＰ２の相互接続点の電圧は、上記大電流を加えられることより生じたポリシリ抵抗抵抗値の変化に対応して中点電圧から変化させられる。この電圧変化は、同じ構造の２つのポリシリコン抵抗ＲＰ３とＲＰ４で形成した中点電圧を参照電圧とする電圧比較回路ＶＣにより判定される。一般的には、ポリシリコン抵抗素子の抵抗値の絶対値は、プロセスバラツキの影響を受ける。しかしながら、この実施例のように抵抗比により上記電圧変化とその参照電圧を形成する構成は、その影響を大幅に軽減できる。
【００２１】
この実施例では、上記ポリシリコン抵抗ＲＰ３とＲＰ４には、上記ＭＯＳＦＥＴＱ２とＱ４に対応したＭＯＳＦＥＴＱ５とＱ６が設けられる。これらのＭＯＳＦＥＴＱ５とＱ６は、上記ＭＯＳＦＥＴＱ２とＱ４に対応して、読み出し信号／Ｒのロウレベルと、Ｒのハイレベルによりオン状態になるようにされる。このように、同一の回路を用いて情報記憶電圧と参照電圧を形成するので、ＭＯＳＦＥＴのプロセスバラツキの影響も軽減できる。上記電圧比較回路ＶＣに入力される分圧電圧及びリファレンス部で形成された参照電圧は、後述するようにモニタ出力させられる。
【００２２】
上記電圧比較回路ＶＣの比較出力は、後述するようにラッチ回路に保持される。それ故、半導体装置に対して電源電圧を投入した直後にのみ、上記記憶回路のポリシリコン抵抗ＲＰ１とＲＰ２に記憶された記憶情報を読み出せばよい。したがって、上記ＭＯＳＦＥＴＱ２とＱ４及びＱ５とＱ６や電圧比較回路ＶＣは、上記電源投入直後に、あるいは回路を初期化する場合にのみ動作させればよい。これにより、低電力化の他にポリシリコン抵抗ＲＰ１とＲＰ２に記憶された記憶情報が、定常的に読み出し電流を流し続けることにより劣化してしまうかも知れないという問題も回避できる。
【００２３】
図２は、この発明を用いたトリミング回路の一実施例のブロック図が示されている。この実施例のヒューズ回路は、前記図１の記憶回路が用いられる。ヒューズ回路は、上記図１の記憶部の複数個と１つのリファレンス部とにより構成される。なお、ヒューズ回路は、従来のような切断により情報記憶を行うものではなく、ヒューズを可変抵抗素子として利用する。つまり、この実施例の前記ポリシリコン抵抗ＲＰ１とＲＰ２等は、従来のヒューズ素子と同じ構造のものが用いられる。ただし、前記実施例のように大きな電流を流して、それを切断させるのではなく、上記のようなＭＯＳＦＥＴで形成される大きな電流、電圧を印加して抵抗値を変化させるものである。
【００２４】
したがって、切断方式に用いられるヒューズのように両端に針当てパッドは設けられないが、ヒューズ部として用いられる部分と同じく、例えば幅が約５μｍで長さが約５０μｍのようなパターンとされ、ＭＯＳＦＥＴのゲート電極と同じ工程で形成された導電性ポリシリコン層が利用される。上記のように記憶形態は、従来のヒューズ回路とは根本的に異なるが、その素子構造自体は、上記のように切断させるヒューズ素子と同じものを用いているので、便宜上ヒューズ回路と呼ぶものである。
【００２５】
上記複数の記憶部に対応して複数個のラッチ回路が設けられる。このラッチ回路は、それに対応したビット数のシフトレジタからパラレルに書き込みのビットデータが入力される。つまり、外部端子からは上記シフトレジタにシリアルにビットデータが入力され、それがパラレルにラッチ回路に転送される。このため、ラッチタイミング信号が外部端子から供給される。
【００２６】
ヒューズ回路には、ライト信号と書き込み電圧とが入力される。上記のようにポリシリコン抵抗ＲＰ１又はＲＰ２の抵抗値を変化させるための電流は、約１０ｍＡ程度とされる。ヒューズ素子を利用したポリシリコン抵抗ＲＰ１，ＲＰ２は、その抵抗値が１００Ω程度になるように形成され、約１０ｍＡ程度の電流を流すことにより、抵抗値を約２００Ωのように変化させる。複数のポリシリコン抵抗に対して同時に書き込みを行ってもよいが、上記のように比較的大きな電流を流す必要があるので電源系の負担が大きい。
【００２７】
そこで、この実施例では、各ポリシリコン抵抗（記憶部）にアドレスが割り当てられており、アドレスカウンタで形成されたアドレス信号をデコーダでデコードしてアドレス選択信号を形成し、個々の記憶部を順次に選択できるようにしている。つまり、アドレスカウンタをリセットし、カウンタパルスを入力することにより、記憶部をアドレス選択信号により順次に選択し、選択された記憶部のポリシリコン抵抗に、ラッチ回路に記憶されたビットデータＢＤに対応した電流・電圧を印加するものである。
【００２８】
この実施例では、高信頼性のために抵抗値の変化をアナログ的に読み出す機能が付加される。つまり、アナログスキャン回路が設けられ、上記アドレス選択信号により、上記各記憶部の分圧電圧及び上記リファレンス部の参照電圧をモニタ出力電圧とし取り出すことできるようにされる。このモニタ機能は、上記ビットデータＢＤにより所望の電圧に変化させられないポリシリコン抵抗素子に対しては、再度電流・電圧を印加させるという再設定（書込）や、書込不良ポリシリコン抵抗の検出に利用できる。
【００２９】
特に制限されないが、上記ラッチ回路は、書き込み用のビットデータをセットするとともに、上記ポリシリコン抵抗に記憶された記憶電圧を保持するラッチ回路としても用いることができる。このようにすることにより、回路の簡素化が可能となるばかりか、電源投入後や回路の初期化の際に上記ポリシリコン抵抗に抵抗値変化の形態で記憶された情報をラッチ回路に保持させ、後述するようなトリミングや欠陥救済情報として用いることとともに、それを上記レジスタに転送できるようにすれば、シリアルデータとして外部に出力させることも可能である。つまり、システムにおいてトリミング情報を必要としたり、あるいは欠陥情報を必要とするときに利用できる。
【００３０】
または、上記のようにシリアル入力とシリアル出力とを行うようにする構成においては、この発明に係るヒューズ回路を利用して、上記トリミング情報や欠陥救済情報の他、またはそれらとともに半導体装置に固有のＩＤ番号を付加した場合には、かかるＩＤ情報の読み出し回路としても利用できる。
【００３１】
図３には、この発明を説明するための特性図が示されている。本願発明者等において、ポリシリコンヒューズ切断方式のトリミング回路の不良解析に際して、切断不良になったポリシリコンヒューズの抵抗値を測定したところ、その抵抗値が大きく変化していることを発見した。この現象を詳しく調べるために、ポリシリコンヒューズに対して、ＭＯＳＦＥＴを通した電流に近似させてスイープさせて１Ｖの電圧を多数印加したもの、２Ｖの電圧を１回、１１回、１８回、２０回印加したもの、３Ｖまで１回、２回、５回印加したもの、５Ｖまで１回印加したもの、５Ｖまで２回印加したものの各サンプルの電圧−電流特性（抵抗特性）が示されている。
【００３２】
この特性図のように、１Ｖまで多数印加したものを抵抗値変化がないポリシリコン抵抗とすると、３Ｖまで５回あるいは５Ｖまで１ないし２回印加したものは明らかな抵抗値の差を持つものである。したがって、前記のような記憶手段としても十分に利用できるものである。
【００３３】
この実施例の記憶回路においては、上記のような抵抗値の変化を利用するものであるため、鋭い電圧立ち上がり特性や大電流を必要としないためＭＯＳスイッチに使用が可能であり、ヒューズのように切断させるための針当て用の大きな電極（パッド）が不要であり、高集積化が可能である。そして、スイッチＭＯＳＦＥＴを外部端子からの信号で制御することで組み立て後のトリミングが可能となり、組立後顧客サイドでもトリミング出来る。そして、このようなトリミングが実施できることにより、組立時に発生する特性変化を含めてトリミング出来るので高精度の合わせ込みが可能となる。したがって、この発明に係る記憶回路は、アナログＬＳＩ全般、メモリのビット救済、ＩＤ認識コード、小容量のＰＲＯＭ等に広く利用できる。
【００３４】
図４には、この発明に係る半導体装置に搭載される可変遅延回路の一実施例の回路図が示されている。この実施例では、電流制御部及び可変遅延段が代表として例示的に示されている。前記実施例のトリミング（記憶回路）により、０１ｓ〜３２ｓからなる６ビットの信号が形成される。各信号０１ｓ、０２ｓ、０４ｓ、０８ｓ、１６ｓ及び３２ｓに対して、かかる２進の重みを持ったオン抵抗値を持つようなＭＯＳＦＥＴが直列形態に接続される。上記２進の重みを持つ各ＭＯＳＦＥＴに対しては、オン抵抗が十分大きなＭＯＳＦＥＴが並列に接続される。これにより、各トリミング信号０１ｓ、０２ｓ、０４ｓ、０８ｓ、１６ｓ及び３２ｓによりオンにされるＭＯＳＦＥＴは、それに対応した抵抗の重みを持つので、直列合成抵抗は加算されたものとされる。
【００３５】
トリミング信号０１ｓ、０２ｓ、０４ｓ、０８ｓ、１６ｓ及び３２ｓに対応した全ＭＯＳＦＥＴがオフ状態のときには、上記並列に設けられた大きな抵抗によって最小の電流値が決められる。上記のような直列ＭＯＳＦＥＴにより構成される抵抗値に逆比例して電流が減少し、全部で６４通りの制御電流を形成することができる。
【００３６】
信号ＥＮにより制御されるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、かかる直列回路に定常的に電流が流れるスイッチ回路とされる。つまり、信号ＥＮがハイレベルのとき、上記直列回路によるデジタル入力信号に対応した電流信号が形成され、かかる電流はダイオード形態のＰチャンネル型ＭＯＳＦＥＴを介して、上記可変遅延段の動作電流を制御するために用いられる。信号ＥＮがロウレベルのときには、Ｎチャンネル型ＭＯＳＦＥＴがオフ状態となり、上記制御電流を出力するダイオード接続のＰチャンネル型ＭＯＳＦＥＴをオフ状態にする。同図においては、ＰチャネルＭＯＳＦＥＴは、そのゲートに○を付すことにより、ＮチャネルＭＯＳＦＥＴと区別されている。
【００３７】
上記のようにして形成された６４通りの電流信号によって、入力信号Ｂを受ける縦列接続された複数のＣＭＯＳインバータ回路の動作電流が設定されるので、これに対応して６４通りに制御された遅延信号Ｂｑを得ることができる。上記のデジタル信号を電流信号に変換する回路は、並列形態にされたＭＯＳＦＥＴにより構成するものであってもよい。つまり、０１ｓ、０２ｓ、０４ｓ、０８ｓ、１６ｓ及び３２ｓに対応した電流の重みを持つＭＯＳＦＥＴを並列に接続し、上記信号０１ｓ、０２ｓ、０４ｓ、０８ｓ、１６ｓ及び３２ｓによりオン状態にされた電流が加算されるようにしてもよい。
【００３８】
信号Ａに対応した可変遅延段は、電流設定に３２ｓに対応したＭＯＳＦＥＴをオン状態にして、中間電流を設定して遅延時間設定範囲の中間遅延時間に設定される。これに対して、信号Ｂに対応した可変遅延段の制御信号０１ｓ〜３２ｓは、そのトリミングによって０１ｓないし３２ｓの組み合わせにより前記６４通りの遅延時間を設定し，上記信号Ａと同じか、あるいは３２通りに進められ、又は３２通りに遅れた遅延信号Ｂｑを得るものである。
【００３９】
図５には、この発明に係る半導体装置に搭載されるトリミング回路の他の一実施例の回路図が示されている。この実施例のトリミング回路は、アナログ回路で使用される基準電圧のトリミングを行うものであり、内部で発生された電圧Ｖｉｎを３ビットのデータにより所望の電圧Ｖｏｕｔ　に設定するものである。電圧Ｖｏｕｔ　と接地電位との間には直列抵抗回路Ｒ０が設けられ、それぞれの相互端子はデコーダＤＥＣを介してオペアンプＡＭＰの一方の端子に接続されている。トリミング回路ＦＵ１なしいＦＵ３で発生させられたデータＤ１〜Ｄ３によりデコーダＤＥＣを動作させて、この抵抗比をかえてトリミングを行う。
【００４０】
トリミング回路ＦＵ１ないしＦＵ３は、前記のようなポリシリコンヒューズを利用した可変抵抗素子を記憶回路としてトリミング情報が書き込まれる。本実施例では、前記のようなシリアルデータをパラレルデータに変更して各ヒューズを利用したポリシリコン抵抗を可変抵抗素子として書き込を行う。
【００４１】
図６には、この発明に係る半導体装置の一実施例のレイアウト図が示されている。同図の実施例は、この発明に係るポリシリコン抵抗を可変抵抗素子として用いる不揮発性記憶素子を救済回路に用いた場合に向けられている。
【００４２】
図６の（Ａ）の実施例では、チップの中央部にパッドが設けられ、パッドとメモリマットＭＡＴの間に斜線を付したように救済回路が設けられる。図６の（Ｂ）において、チップの中央部に設けられたジグザグ状に２列に配列されたパッドの間に斜線を付したように救済回路が設けられる。このような救済回路として用いた場合において、前記のような針当てパッドが不要であるので、メモリ回路のチップ面積を増大させないで、その救済を行うようにすることができる。
【００４３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。記憶情報に対応してポリシリコン抵抗素子の抵抗値を変化させ、その変化を有無を読み出す回路は、前記のような分圧回路を利用するもの他、定電流を形成しそれを抵抗に流すことにより抵抗値の変化を検出するものであってもよい。このように定電流を抵抗素子に流す場合、２つの抵抗素子を並列形態にして、それを反転側、非反転側として相補的に抵抗値を変化させ、両者の電位差をコンパレータで比較するようにしてもよい。抵抗素子のサイズや構造は、種々の実施形態を採ることができる。
【００４４】
この発明は、電気的に書き込みが可能な不揮発性の記憶回路として、前記トリミング回路、あるいはメモリの欠陥救済のための救済情報、もしくはチップ情報を記憶させるＩＤ用の記憶回路として各種半導体装置に広く利用できる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。ポリシリコン層で抵抗素子を構成し、かかる抵抗素子にその抵抗値を変化させるような電圧と電流を印加し、上記抵抗素子に抵抗値の変化を無視できるような小さな電圧と電流を供給して、抵抗値の変化の有無に対応した電気信号を出力させるようにすることにより、簡単な構造で電気的に書き込みが可能な記憶素子を実現できる。
【図面の簡単な説明】
【図１】この発明に係る記憶回路の一実施例を示す回路図である。
【図２】この発明を用いたトリミング回路の一実施例を示すブロック図である。
【図３】この発明を説明するための特性図である。
【図４】この発明に係る半導体装置に搭載される可変遅延回路の一実施例を示す回路図である。
【図５】この発明に係る半導体装置に搭載されるトリミング回路の他の一実施例を示す回路図である。
【図６】この発明に係る半導体装置の一実施例を示すレイアウト図である。
【符号の説明】
Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＰＲ１〜ＰＲ４…ポリシリコン抵抗素子、Ｇ１〜Ｇ４…ゲート回路、ＶＣ…電圧比較回路、ＤＥＣ…デコーダ、ＦＵ１〜ＦＵ３…ヒューズ回路、ＡＭＰ…オペアンプ、ＭＡＴ…メモリマット、ＸＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ。

Claims (4)

1. ポリシリコン層で形成された抵抗素子と、
   上記抵抗素子の抵抗値を変化させる電圧と電流を印加する手段と、
   上記抵抗素子に抵抗値の変化を無視できるような小さな電圧と電流を供給してその抵抗値の変化に対応した電気信号を出力させる手段とを備えてなることを特徴とする半導体装置。
2. 請求項１において、
   上記抵抗素子に電圧と電流を印加する手段は、ＭＯＳＦＥＴを含むものであることを特徴する半導体装置。
3. 請求項２において、
   上記抵抗素子は、第１抵抗素子と第２抵抗素子とからなり、
   上記ＭＯＳＦＥＴは、２値の記憶情報のうちの一方に対して第１抵抗素子に電圧と電流を印加し、上記２値の記憶情報のうちの他方に対して上記第２抵抗素子に電圧と電流を印加するものであり、
   上記抵抗素子の抵抗値に対応した電気信号は、上記第１抵抗素子と第２抵抗素子により分圧回路を構成し、その分圧電圧であることを特徴とする半導体装置。
4. 請求項３において、
   上記分圧回路の分圧電圧は、上記第１抵抗素子と第２抵抗素子と同様に形成され、かつ抵抗値を変化させるような電圧と電流を印加しない第３抵抗素子と第４抵抗素子で形成された分圧電圧を基準電圧として判定されるものであることを特徴とする半導体装置。

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