JP2006197124A - 半導体集積回路 - Google Patents

Abstract

【課題】プログラミング後のヒューズ素子の読み出しの信頼性を向上できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、プログラム用電圧ノードとラッチノードとの間に設けられた電気的にプログラム可能なヒューズ素子１１と、前記ラッチノードの電圧をラッチするラッチ回路１５と、前記ラッチ回路の動作電流の大きさを制御して、前記ヒューズ素子がプログラム済みか否かを判定する抵抗判別値を制御する電流源１６とを具備する。
【選択図】 図１

Description

この発明は、半導体集積回路に関し、例えば、電気的にプログラムが可能なヒューズ（eFuse ）を備えた半導体集積回路に適用されるものである。

従来より、ソースおよびドレインが接続され、キャパシタとして働くいわゆるMOS キャパシタがある。このMOS キャパシタのゲート電極とソースおよびドレインとの間に高電圧を印加して、ゲート酸化膜を破壊して導通させてプログラムする、いわゆるアンチヒューズ素子を備えた半導体集積回路が利用されている（例えば、特許文献１参照）。

しかし、このアンチヒューズ素子をプログラムされた後に読み出す場合においては、以下の（１）、（２）に示すような問題点があった。

（１）読み出しマージンが低いという問題
アンチヒューズ素子の抵抗は確率的に分布している。大別するとプログラムした素子の抵抗値分布と、プログラムしていない素子の抵抗値分布の二つがある。読み出し回路の設計時にはこの分布を見極め適切な抵抗判別値で、プログラム済みの素子とそうでないものに二分しなくてはならない。しかしこの抵抗判別値を決める読み出し回路は製造時誤差の影響を受けやすく、読み出しマージンが低かった。

（２）テスト時間が増大するという問題
プログラムがどのくらい良好になされたかをあらわす尺度として抵抗値があり、この値を把握することが信頼性の向上につながる。これを測定する一つの方法として、ある選択手段でアンチヒューズ素子に電流を流して、その電流値をテスタによりそれぞれ実測することにより、測定する方法がある。この場合、それぞれのアンチヒューズ素子に流された電流を実測するため、１つの素子に要する測定時間は、例えば、５０msec程度必要である。１００本のプログラム済みアンチヒューズ素子にかかるテスト時間は５sec程度になる。このように時間を要するため量産時に大量の抵抗を測る場合にあっては、テスト時間が増大してしまうという問題があった。

以上従来の半導体集積回路では、プログラム後のヒューズ素子の読み出しの信頼性が低いという事情があった。
ＵＳＰ ６，６６７，９０２

この発明は上記のような事情に鑑みて、プログラム後のヒューズ素子の読み出しの信頼性を向上できる半導体集積回路を提供する。

この発明の一態様によれば、プログラム用電圧ノードとラッチノードとの間に設けられた電気的にプログラム可能なヒューズ素子と、前記ラッチノードの電圧をラッチするラッチ回路と、前記ラッチ回路の動作電流の大きさを制御して、前記ヒューズ素子がプログラム済みか否かを判定する抵抗判別値を制御する電流源とを具備する半導体集積回路を提供できる。

この発明の一態様によれば、プログラム用電圧ノードと抵抗値モニタ用端子との間に設けられた電気的にプログラム可能なヒューズ素子と、前記ヒューズ素子に流す電流を発生させる定電流源と、前記ヒューズ素子に流される電流により発生する電圧と参照電圧とを比較し、前記ヒューズ素子がプログラム済みか否かを判定するコンパレータとを具備する半導体集積回路を提供できる。

この発明によれば、プログラム後のヒューズ素子の読み出しの信頼性を向上できる半導体集積回路が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体集積回路の構成について、図１（ａ）、（ｂ）および図２を用いて説明する。図１（ａ）は、第１の実施形態に係る半導体集積回路を示す回路図である。図１（ｂ）は、インバータ回路２２を示す回路図である。

図示するように、ソース／ドレインがプログラム用電圧ノードVBP に接続され、ゲートがバリアゲート１２のソース／ドレインの一方に接続されたアンチヒューズ素子１１が設けられている。このアンチヒューズ素子１１のプログラムは、プログラム用選択トランジスタ１３をオンとし、READ用トランジスタ１４をオフさせる。この状態でノードVBP に高電圧を印加し、かつ抵抗値モニタ用端子EFMONIを０Ｖにして、アンチヒューズ素子１１のゲート絶縁膜を破壊し、ゲートおよびソース／ドレイン間を導通させることにより行われる。

ここでバリアゲート１２はプログラム時の高電圧がREAD回路に印加されるのを防止している。このトランジスタのゲートVBTをたとえば内部電源電圧VDDにしておく。するとプログラム時にドレイン電圧が高電圧になってもソース電圧は最大で“バリアゲート１２のゲート電圧VBT−バリアゲート１２の閾値電圧Vth”までしか上がらない。

一方アンチヒューズ素子１１の情報の読み出し時には、READ動作用トランジスタ１４を導通させかつ、VBPプログラム用電圧ノードを読み出し用電圧にする。そしてVBPからラッチノードへとアンチヒューズ素子１１を経由して流れ込む電流が規定値よりも多いか少ないかをラッチ回路１５で判別することにより行われる。

ラッチ回路１５は、NAND回路２１と、インバータ回路２２を備える。

NAND回路２１は、第１入力端子にラッチノード１８の電圧が入力され、第２入力端子にプリチャージ信号PRCHnが入力される。

インバータ回路２２は、NAND回路２１の出力を入力とし、NAND回路２１からの出力を反転させて、インバータ回路２３に出力する。それと共に、インバータ回路２２は、ラッチノード１８を介して再びNAND回路２１の第１入力端子に出力し、NAND回路２１とあわせてラッチ回路を形成している。このラッチ回路１５は、アンチヒューズ素子１１から読み出したプログラム済みであるかないかの情報を保持している。インバータ２３はトランジスタ２４のゲートをプログラム済みならば“０”にそうでなければ“１”にドライブしている。これにより出力OUT<i>はプログラム済みならHiZ（高インピーダンス）に、そうでなければ“０”になる。

このインバータ回路２２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１を備えている。ＰＭＯＳトランジスタＰ１のソースは内部電源VDD に接続されている。ＮＭＯＳトランジスタＮ１のドレインはＰＭＯＳトランジスタＰ１のドレインに接続され、ソースは電流源１６に接続され、ゲートはＰＭＯＳトランジスタＰ１のゲートに接続されている。

電流源１６は、上記インバータ回路２２を構成するＮＭＯＳトランジスタＮ１のソースを入力とし、「インバータ回路２２がラッチノード１８からはきだすことが可能な電流」を決定している。電流源１６は、カレントミラーとして働くトランジスタ２５、２６、抵抗素子Ｒ１を備えている。

トランジスタ２５のドレインおよびゲートは接続されて抵抗素子Ｒ１を介して内部電源VPP に接続され、ソースは接地されている。トランジスタ２６のドレインは上記ＮＭＯＳトランジスタＮ１のソースに接続され、ゲートはトランジスタ２５のゲートに接続され、ソースは接地されている。抵抗素子Ｒ１の一端は内部電源VPP に接続され、他端はトランジスタ２５のドレインに接続されている。

図１はアンチヒューズ素子を一つしか図示していない。しかし実際には複数個の素子を持つ。この場合には抵抗Ｒ１、トランジスタ２５は複数の素子に対して一つだけ設け、トランジスタ２６をそれぞれの素子に持たせることになる。

＜読み出し動作（READ動作）＞
次に、図２を用いて、図１（ａ）、（ｂ）に示した半導体集積回路の読み出し動作（READ動作）を説明する。図２は、図１（ａ）、（ｂ）に示した回路の読み出し動作を説明するためのタイミングチャート図である。

まず、時刻ｔ０の際には、READ動作用トランジスタ１４のゲートEFCLOSEnに印加される電圧は“１”（VPP ）である。また、NAND回路２１のプリチャージ信号PRCHnは、“０”であるため、ラッチノード１８は“０”Ｖに初期化され、プリチャージされている。

続いて、時刻ｔ１の際に、電源VBPを内部電源電圧VDDまで上げ、“読み出し用電圧”とする。

続いて、時刻ｔ２の際に、プリチャージ信号PRCHnを“１”とし、プリチャージを解除する。これ以降はプログラム済み素子である場合とそうでない場合とで動作が異なる。

まずプログラム済みのアンチヒューズ素子１１では、ゲート絶縁膜が破壊されてゲートとソース／ドレインとが導通されている。そのため、電流は順次、プログラム用電圧ノード VBP→アンチヒューズ素子１１→バリアゲート１２→READ動作用トランジスタ１４の電流経路を通り、ラッチノード１８へ流れ込む。これによりラッチノード１８の電圧が、VDDレベルへ昇電する。そして、この電位変化を受けてNAND回路２１の出力が“０”Ｖとなって，さらにNAND回路２１出力を受けるインバータ回路２２により反転されて、“１”を出力し、このプログラム済みであるという論理値“１”のラッチが完了する。

一方、プログラムしていないアンチヒューズ素子１４では、ゲート絶縁膜が破壊されておらず、ゲートとソース／ドレインとが絶縁されている。そのため、ラッチノード１８に電流が流れ込まずに、ラッチノード１８の印加される電圧は、プリチャージ信号PRCHnによる初期電圧“０”Ｖ状態を保つ。

上記のように、読み出し（READ）動作時には、プログラム済みの素子であるかないかはアンチヒューズ素子（eFuse ）１１経由でラッチノード１８に電流を流し、ラッチノード１８の電圧が反転するか否かによって判断される。

ここでアンチヒューズ素子１１の抵抗に流れる電流はアンチヒューズ素子の抵抗に比例している。この電流はインバータ回路２２を構成するＮＭＯＳトランジスタＮ１のソースから、電流源１６を介して、接地電源GND へとはきだされるのでこの電流を上回らない限り、ラッチノード１８は“０”Ｖ（例えば、“０”状態）に保たれる。

もしもアンチヒューズ素子１１の抵抗が規定値よりも低い時はこのインバータ回路２２がはきだすことが可能な電流の上限を超える電流が流れる。よって、ラッチノード１８は“１”へと反転する。

一方、アンチヒューズ素子１１の抵抗が規定値よりも高い場合は、インバータ回路２２がはきだすことが可能な電流を下回っている。よって、ラッチノード１８は、“０”Ｖを保持する。

このように「インバータ回路２２がはきだす電流（動作電流）」を適切な値に設定することが重要である。この電流を制御することはラッチノード１８が反転するか否かの基準値を制御することとなり、結果としてアンチヒューズ素子１１の抵抗判別値を制御することとなる。

ここで、「インバータ回路２２がはきだす電流（動作電流）」は、例えば、電流源１６を設けずインバータ回路２２を構成するＮＭＯＳトランジスタＮ１のソースを直接GNDに接続し、インバータ回路２２を構成するＮＭＯＳトランジスタＮ１等のセルサイズを変更することにより制御することも考えられる。しかし、トランジスタＰ１、Ｎ１の製造誤差を考慮した上で、抵抗判別値を所望の値に制御することは困難である。

この実施形態に係る半導体集積回路では、電流源１６を備え、例えば、この電流源１６の抵抗素子Ｒ１の長さやトランジスタ２５のチャネル寸法を選択することにより、発生する電流を容易に制御することが可能である。即ち、電流源の電流値を設定することで「インバータ回路２２がはきだす電流（動作電流）」を制御し、ラッチノード１８が反転するか否かの基準値を制御でき、アンチヒューズ素子１１の抵抗判別値を容易に制御することができる点で有利である。

＜ＲＥＡＤ回路の利用方法＞
次に、より具体的に、この実施形態に係る半導体集積回路のアンチヒューズ素子１１の抵抗判別値を制御可能なＲＥＡＤ回路の利用方法について、図３乃至図７を用いて説明する。図３乃至図７は、プログラム後のアンチヒューズ素子１１の抵抗分布を模式的に示す図であって、図中に素子それぞれの抵抗値をバツ印（×）で示す。

図３に示すように、プログラム後のアンチヒューズ素子１１のすべてが均一の抵抗値によりプログラムされているわけではない。中には不完全なプログラムがなされたために、時間が経つと再びOPENするようなものも含まれている。プログラムをしていない素子についても他の素子をプログラムする際に損傷を受け抵抗が低くなったものがある。これら抵抗判別値近傍のアンチヒューズ素子１１は、どちらに判別されるか不安定であるため、あらかじめ除去しておく必要がある。

まず、図４に示すように、通常状態では電流源１６の「インバータ回路２２がはきだす電流（動作電流）」は“電流Ｉ０（例えば、ヒューズ素子１１の抵抗判別値５０kΩ程度に相当）”と設定されている。この“電流Ｉ０”は、上記READ動作で使用する値である。よって、この値よりも低い値が読み出された場合は、例えば、“１”状態（プログラム済み）と判別され、この値よりも高い値が読み出された場合は、例えば、“０”状態（プログラムされていない）と判別される。この状態では判別値近傍の抵抗値を持つ素子が存在する可能性がある。

そこでまず図５に示すように、電流源１６の「インバータ回路２２がはきだす電流」を、抵抗素子Ｒ１の長さを短く選択する等により低下させ、“電流Ｉ１（例えば、ヒューズ素子１１の 抵抗判別値１０kΩ程度）”と設定する（Ｉ１＞Ｉ０）。この“電流Ｉ１”は、例えば、量産テスト時等に使用される。

そして、この“電流Ｉ１”で上記読み出し動作を行うと、はきだす電流がより多いためにラッチノード１８が反転する電流値の上限が上がって、通常よりも低い抵抗値でないとプログラム済み（“１”状態）と判別されない。これによりこの抵抗判別値１０kΩ程度と抵抗判別値５０kΩ程度との間のヒューズ素子１１−１、１１−２を除去できる。このように通常動作でプログラム済み（“１”状態）と判別されるが、高抵抗である素子を除去できる。

続いて、図６に示すように、電流源１６の「インバータ回路２２がはきだす電流」を、抵抗素子Ｒ１の長さを長く選択する等により減少させ、“電流Ｉ２（例えば、ヒューズ素子１１の 抵抗判別値１００kΩ程度）”と設定する（Ｉ０＞Ｉ２）。この“電流Ｉ２”は、例えば、量産テスト時等に使用される。

そして、この“電流Ｉ２”で上記読み出し動作を行うと、はきだす電流がより少ないためにラッチノード１８が反転する電流値の上限が下がって、通常よりも高い抵抗値でプログラム済みと判別される。これによりこの抵抗判別値１００kΩ程度と抵抗判別値５０kΩ程度との間のヒューズ素子１１−３、１１−４等を除去でき、通常の読み出し動作では、プログラムされていないと判定はされるものの、抵抗値が基準値に近傍であるために誤ってプログラム済みと判定される恐れがあるヒューズ素子１１−３、１１−４をあらかじめはじくことができる。

このように、上記二つの設定によりテストし、これらのテストでおちない抵抗値を持つアンチヒューズ素子１１を使用したチップのみを市場に出す。

上記のように、電流源１６の電流値の設定を、例えば、“電流Ｉ０”（抵抗判別値１０kΩ）、“電流Ｉ１”（抵抗判別値５０kΩ）、“電流Ｉ２”（抵抗判別値１００kΩ）の三段階設ける。さらに、この間（Ｉ１＞Ｉ０＞Ｉ２）にあると判別されたヒューズ素子１１−１〜１１−４をあらかじめ除去することにより、誤った読み出し動作を防止し、読み出しマージンを拡大でき、信頼性を向上することができる。

抵抗素子Ｒ１の長さを変更する方法であるが、たとえば図８のような回路１６が考えられる。あらかじめ抵抗素子Ｒ１を、抵抗素子Ｒ１−１、Ｒ１−２、Ｒ１−３の三つに分割しておき、オン抵抗が無視できるサイズのトランジスタＴＲ＿Ｉ１、ＴＲ＿Ｉ０を設ける。トランジスタＴＲ＿Ｉ０は抵抗素子Ｒ１−２の両端をショートでき、トランジスタＴＲ＿Ｉ１は抵抗素子Ｒ１−２とＲ１−３からなる抵抗の両端をショートすることができる。

このような回路１６を使えば、ゲートＳＷ＿Ｉ０およびＳＷ＿Ｉ１を０ＶにしトランジスタＴＲ＿Ｉ０とＴＲ＿Ｉ１とが両方オフしている時には抵抗素子Ｒ１＝Ｒ１−１＋Ｒ１−２＋Ｒ１−３になる。ゲートＳＷ＿Ｉ０を電源ＶＰＰに、ゲートＳＷ＿Ｉ１を０ＶにすればトランジスタＴＲ＿Ｉ０がオンし、ＴＲ＿Ｉ１がオフするので抵抗素子Ｒ１＝Ｒ１−１＋Ｒ１−３の値になる。同様にゲートＳＷ＿Ｉ０を０ｖに、ゲートＳＷ＿Ｉ１を電源ＶＰＰにすればトランジスタＴＲ＿Ｉ０がオフし、トランジスタＴＲ＿Ｉ１がオンするので、抵抗素子Ｒ１＝Ｒ１−１となる。以上のようにトランジスタＴＲ＿Ｉ０、ＴＲ＿Ｉ１のオン、オフによりＲ１の値を３通りに設定できる。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路について、図９を用いて説明する。この実施形態は、プログラム済みのアンチヒューズ素子の抵抗値測定に関するものである。この説明において、上記第１の実施形態と重複する部分の説明を省略する。

図示するように、プログラム用選択トランジスタ１３の電流経路の一端に共通接続され、抵抗値モニタ用端子EFMONIと接地電源GND との間にヒューズ素子１１の抵抗値の判定用回路３１が設けられている。

この判定用回路３１は、定電流源回路３３およびコンパレータ３４を備えている。

定電流源回路３３は、ソースが内部電源VDD に接続され、ゲートSWnの電圧によりこの回路３３をオン／オフさせるトランジスタ３８と、一端がトランジスタ３８のドレインに接続された抵抗素子Ｒ２と備える。さらに、この回路３３は、ドレインおよびゲートが抵抗素子Ｒ２の他端に接続されソースが接地電源GND に接続されたトランジスタ３５と、ドレインが抵抗値モニタ用端子EFMONIに接続されゲートがトランジスタ３５のゲートに接続されソースが接地電源GND に接続されたトランジスタ３６を備えている。このトランジスタ３５、３６は、いわゆるカレントミラーとして働く。

コンパレータ３９は、抵抗値モニタ用端子EFMONIの電圧と、内部電源VDD ・接地電源GND 間の電圧が抵抗素子Ｒ３、Ｒ４により分圧された参照電圧VREFと、を比較して結果を出力端子PRGOKp に出力する。

次に、この実施形態に係る半導体集積回路の動作について説明する。

まず、ヒューズ素子１１の一端に接続されたプログラム用電圧ノードVBP に印加する電圧をVDD の読み出し用電圧とする。続いて、抵抗値モニタ用端子EFMONI をフローティングにする。続いて、ゲートSWn に印加する電圧を０Ｖして、トランジスタ３８をオンさせ、定電流源回路３３をオンさせる。

この状態で、所望のゲートWRITE<i>（i=0,1,2,3,,,）を一つずつ選択して、電流Ｉ５を流すと、フローティングである抵抗値モニタ用端子EFMONIに印加される電圧値は、
“ノードVBP に印加された電圧値−（定電流源回路３３の流す電流値Ｉ５×ヒューズ素子１１の抵抗値）”となる。

続いて、コンパレータ３４によって、抵抗値モニタ用端子EFMONIの電圧と参照電圧VREFとを比較する。この抵抗値モニタ用端子EFMONIにはヒューズ素子１１の抵抗値に比例した電圧があらわれ、この抵抗値が低いほどプログラム用電圧ノードVBPに印加された電圧（VDD ）に近づく。そのため、プログラム用端子EFMONIの電圧が一定の電圧より高いことが分かれば、ヒューズ素子１１の抵抗値が一定の抵抗値以下にあることがわかる。

そこで、この参照電圧VREFを、分圧ノード４１の位置を選択等することによって、所望の電圧に設定しておく。

続いて、コンパレータ３４により、抵抗値モニタ用端子EFMONIの電圧と参照電圧VREFと比較して、ヒューズ素子１１の抵抗値が上記一定の抵抗値よりも高い／低い場合に従って、“０”／“１”と出力端子PRGOKpの出力が変化する。

また、その他のヒューズ素子１１の抵抗を調べるためには目的の素子１１に接続されたゲートWRITE<i>を選択し、上記と同様の動作を行えば良い。

上記のように、この実施形態に係る半導体集積回路では、判定用回路３１により、ヒューズ素子１１の抵抗値を、直接実測するのではなく、一定の抵抗値よりも高い／低い場合に従って、例えば、“０”／“１”のデジタルな状態としてモニタすることができる。そのため、VBPとEFMONI間に流れる電流を測定する方法であれば１素子あたり５０msecかかっていたところ、例えば、１０usec程度まで短縮できる。

さらに、例えば、５００本程度のアンチヒューズ素子１１を搭載した一実施製品において、その半分の２５０本程度のプログラムしたアンチヒューズ素子１１を測定する場合を考える。すると、従来は全部で１３secかかっていたものが、この実施形態では全部で２．６msecに短縮できる。

そのため、特に、量産時に大量のアンチヒューズ素子１１の抵抗値を判定する場合等にあっては、測定時間を大幅に短縮できる点で有利である。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路について、図１０を用いて説明する。この実施形態は、上記第２の実施形態で説明した半導体集積回路において、抵抗値モニタ用端子EFMONIに保護素子がある場合に関する。この説明において、上記第２の実施形態と重複する部分の説明を省略する。

図１０に示すように、この実施形態に係る半導体集積回路は、抵抗値モニタ用端子EFMONIと接地電源GND との間に保護回路４３を更に備えている。この保護回路４３は、抵抗値モニタ用端子EFMONIを外部のパッケージピンに出してボンディング等された場合は、特にＥＳＤ（Electrostatic Discharge；静電気放電）に対する保護用として適用できる点で有利である。

保護回路４３は、カソードが抵抗値モニタ用端子EFMONIに接続されアノードが接地電圧GND に接続されたダイオード４５と、アノードが抵抗値モニタ用端子EFMONIに接続されたダイオード４７−１と、アノードがダイオード４７−１のカソードに接続されカソードが接地電源GND に接続されたダイオード４７−２を備えている。上記ダイオード４７−１、４７−２のいわゆるクランプ電圧は、２ＶＦ程度である。このためEFMONIがアンチヒューズ素子１１の抵抗値を反映して変動する電圧以上にクランプ電圧を上げることができ、これらのダイオードがあってもアンチヒューズ抵抗値の測定が可能である。このように、この実施形態に係る半導体集積回路によれば、上記第２の実施形態と同様の効果が得られる。

尚、この実施形態では、一例として、抵抗値モニタ用端子EFMONIから接地電源GND へと順方向に接続されたダイオード４７−１、４７−２の２つのみを示したが、さらに複数のダイオードを備えることも可能である。その場合は、クランプ電圧をさらに増大できる点で有利である。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路について、図１１を用いて説明する。この実施形態に係る半導体集積回路は、アンチヒューズ素子１１をプログラムする際に発生するグランド（GND ）ノイズ対策に関する。この説明において、上記第１、第３の実施形態と重複する部分の説明を省略する。

図示するように、プログラム用ノードVBP と抵抗値モニタ用端子EFMONIとの間に流れる充電電流を防止するために選択するアンチヒューズ素子１１以外のプログラム用選択トランジスタ１３のゲートWRITE<i>（i=1,2,3,,,）に印加する電圧を０Ｖにし、プログラムをするアンチヒューズ素子１１だけにストレスを印加するため１つのトランジスタ１３のゲートWRITE<i>だけに所望の電圧を印加する必要がある。このゲート電圧を出力するために、内部電源VPPと抵抗値モニタ用端子EFMONIとの間に接続されたインバータ回路５１を備えている。

このインバータ５１回路は、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２を備えている。ＰＭＯＳトランジスタＰ２のソースは内部電源VPP に接続されている。ＮＭＯＳトランジスタＮ２のドレインはＰＭＯＳトランジスタＰ２のドレインに接続され、ゲートはＰＭＯＳトランジスタＰ２のゲートに接続され、ソースは抵抗値モニタ用端子EFMONIに接続されている。

＜プログラム動作＞
次に、アンチヒューズ素子１１のプログラム動作について説明する。

まず、プログラム用電圧ノードVBP を高電圧にする。この電圧は通常内蔵のポンプ回路によって発生され、全てのヒューズ素子１１のノードVBP に一括して印加される。今仮にWRITE<0>により選択されるアンチヒューズ１１をプログラムすることにする。さらに抵抗値モニタ端子EFMONIを０Ｖにする。

続いて、プログラムするアンチヒューズ素子１１に接続されたトランジスタ１３のゲートWRITE<0>を“１”にし、オンさせる。一方非選択素子のゲートWRITE<1>、WRITE<2>、WRITE<3>は“０”のままである。

この際において、インバータ回路５１のトランジスタＮ２のソースに印加される電圧は、抵抗値モニタ用端子EFMONIと同電圧である。もしもインバータ回路５１のトランジスタＮ２のソースがＧＮＤであれば次のような問題が生じる。ＧＮＤがノイズによりプラスの電位に上がった際に、非選択素子のトランジスタ１３のゲートWRITE<1>、WRITE<2>、WRITE<3>もＧＮＤと同じ変化をする。この時ＧＮＤと別ノードであるEFMONIが０Ｖのままである場合がある。この時非選択素子のトランジスタ１３のゲートWRITE<1>、WRITE<2>、WRITE<3>もＧＮＤと同じ変化をする。するとたとえばWRITE<1>をゲートに入力しているトランジスタ１３のVgs=V(WRITE<1>)-V(EFMONI)が閾値以上になりオンする。本実施例によればWRITE<1>、WRITE<2>、WRITE<3>はEFMONIと同じ変化をするのでこれを防止でき、非選択ヒューズ素子の損傷を防止できる。

プログラムする素子WRITE<0>については、トランジスタ１３がオンされたことにより、ヒューズ素子１１のゲートとソース／ドレインと間に高電位が印加されて、ゲート絶縁膜が破壊され、プログラムされる。

上記のように、この実施形態に係る半導体集積回路によれば、上記第１、第３の実施形態と同様の効果が得られる。さらに、インバータ回路５１が設けられ、このインバータ回路５１のトランジスタＮ２のソースは、抵抗値モニタ用端子EFMONIと導通されている。

即ち、プログラム時の高電位を発生するポンプ回路により発生するGND ノイズのために、本来０Ｖであるべき非選択のヒューズ素子１１のプログラム用選択トランジスタ１３のVgsが、閾値以上となり、ノードVBP−端子EFMONI間に電流が流れてヒューズ素子１１が損傷を受けることを防止できる点で有利である。

［変形例１］
次に、上記第４の実施形態の変形例１に係る半導体集積回路について、図１２を用いて説明する。この変形例１に係る半導体集積回路は、アンチヒューズ素子１１をプログラムする際に発生するGND ノイズに関する。この説明において、上記第４の実施形態と重複する部分の説明を省略する。

図示するように、この変形例１に係る半導体集積回路装置は、ドレインが抵抗値モニタ用端子EFMONIに接続されソースが接地電源GND に接続されたショート用トランジスタ５５を備えている。

上記のような構成によれば、上記第４の実施形態と同様の効果が得られる。さらに、この変形例１に係る半導体集積回路は、ショート用トランジスタ５５を備えている。このショート用トランジスタ５５は、上記プログラム動作時の際には、ゲートPRGRMpに所望の電位を印加が供給されてオンする。これにより、ショート用トランジスタ５５は、抵抗値モニタ用端子EFMONIと接地電源GNDとをショートできる。その結果、たとえGNDノイズが生じても、抵抗値モニタ用端子EFMONIはこれと同じ変化をするため、非選択ヒューズ素子１１のプログラム用選択トランジスタ１３がオンすることを防ぐことが可能であり、非選択素子が損傷を受けることを防止でき、信頼性を向上できる点で有利である。

［変形例２］
次に、上記第４の実施形態の変形例１に係る半導体集積回路について、図１３を用いて説明する。この変形例２に係る半導体集積回路は、アンチヒューズ素子１１をプログラムする際に発生するGND ノイズに関する。この説明において、上記第４の実施形態と重複する部分の説明を省略する。

図示するように、この変形例２に係る半導体集積回路装置は、ドレインが抵抗値モニタ用端子EFMONIに接続されソースが接地電源GND に接続されたショート用トランジスタ５７を備えている。

上記のような構成によれば、上記第４の実施形態または変形例１と同様の効果が得られる。必要に応じてこのような構成をとることも可能である。

［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体集積回路について、図１４を用いて説明する。この説明において、上記第１、第２の実施形態と重複する部分の説明を省略する。

図示するように、この実施形態に係る半導体集積回路は、上記電流源１６と判定用回路３１とを備えている。

上記のような構成によれば、上記第１、第２の実施形態と同様の効果が得られる。さらに、必要に応じてこのような構成をとることにより、信頼性をより向上することができる。

尚、上記実施形態および変形例では、ヒューズ素子の一例としてゲート酸化膜破壊型アンチヒューズ素子を例に挙げて説明した。しかし、この発明はアンチヒューズ素子に限らず、電気的にプログラムが可能なヒューズを備えた半導体集積回路に適用することが可能である。

以上、第１乃至第５の実施形態および変形例１、変形例２を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

（ａ）は、この発明の第１の実施形態に係る半導体集積回路を示す回路図、（ｂ）は、（ａ）中のインバータを示す回路図。 図１（ａ）の回路の読み出し（READ）動作を示すタイミングチャート図。 アンチヒューズ素子の抵抗分布を模式的に示す図。 アンチヒューズ素子の抵抗分布を模式的に示す図。 抵抗判別値を低くした場合のアンチヒューズ素子の抵抗分布を模式的に示す図。 抵抗判別値を高くした場合のアンチヒューズ素子の抵抗分布を模式的に示す図。 抵抗判別値近傍のアンチヒューズ素子を除去した場合のアンチヒューズ素子の抵抗分布を模式的に示す図。 電流源の一具体例を示す回路図。 この発明の第２の実施形態に係る半導体集積回路を示す回路図。 この発明の第３の実施形態に係る半導体集積回路を示す回路図。 この発明の第４の実施形態に係る半導体集積回路を示す回路図。 この発明の変形例１に係る半導体集積回路を示す回路図。 この発明の変形例２に係る半導体集積回路を示す回路図。 この発明の第５の実施形態に係る半導体集積回路を示す回路図。

符号の説明

１１…アンチヒューズ素子、１２…バリアゲート、１３…プログラム用選択トランジスタ、１４…READ動作用トランジスタ、１５…ラッチ回路、１６…電流源、１８…ラッチノード。

Claims (5)

1. プログラム用電圧ノードとラッチノードとの間に設けられた電気的にプログラム可能なヒューズ素子と、
   前記ラッチノードの電圧をラッチするラッチ回路と、
   前記ラッチ回路の動作電流の大きさを制御して、前記ヒューズ素子がプログラム済みか否かを判定する抵抗判別値を制御する電流源とを具備すること
   を特徴とする半導体集積回路。
2. 前記ラッチ回路は、第１入力端子に前記ラッチノードの電位が入力され第２入力端子にプリチャージ信号が入力されるNAND回路と、前記NAND回路の出力を反転させて前記ラッチノードに出力するインバータ回路とを備え、
   前記インバータ回路は、制御電極が相互に接続され、電流経路の一端が内部電源に接続された第１トランジスタと、電流経路の一端が前記第１トランジスタの電流経路の他端に接続され電流経路の他端が前記電流源の入力に接続された第２トランジスタとを備えること
   を特徴とする請求項１に記載の半導体集積回路。
3. プログラム用電圧ノードと抵抗値モニタ用端子との間に設けられた電気的にプログラム可能なヒューズ素子と、
   前記ヒューズ素子に流す電流を発生させる定電流源と、
   前記ヒューズ素子に流される電流により発生する電圧と参照電圧とを比較し、前記ヒューズ素子がプログラム済みか否かを判定するコンパレータとを具備すること
   を特徴とする半導体集積回路。
4. アノードが前記抵抗値モニタ用端子に接続されカソードが電源に接続されたダイオードと、アノードが前記電源側に接続されカソードが前記抵抗値モニタ用端子側に順次接続された複数のダイオード群とを備える保護回路を更に備えること
   を特徴とする請求項３に記載の半導体集積回路。
5. 電流経路の一端が前記抵抗値モニタ用端子に接続され他端が前記電源に接続され、前記ヒューズ素子のプログラム動作時の際には、制御端子に所望の電位を印加し、前記電流経路をオンさせて、前記抵抗値モニタ用端子と前記電源とをショートするように働くトランジスタを更に備えること
   を特徴とする請求項３または４に記載の半導体集積回路。

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