JP2010262711A - 電気フューズメモリを有する半導体デバイス - Google Patents

Abstract

【課題】電圧供給のための構成が占める占有面積が小さく、かつ、高精度な電圧供給が可能な電気フューズメモリを提供する。
【解決手段】フューズ素子Ｆと第１トランジスタＴＲＢを含むメモリセルＭＣと、外部端子ＰＡＤと、第２トランジスタＴＲＡと、を有する。Ｎ型の第１トランジスタとフューズ素子Ｆが互いに直列接続されている。外部端子ＰＡＤは、フューズ素子Ｆの一方の端子側に外部電圧ＶＦＵＳＥを供給する端子である。第２トランジスタＴＲＡは、フューズ素子Ｆの他方の端子側に内部電圧ＧＮＤを供給するＮ型のトランジスタである。
【選択図】図１

Description

本発明は、電気フューズ（ｅＦＵＳＥ）メモリを有する半導体デバイスに関する。

フューズ素子は、半導体デバイス（集積回路）の特性調整（トリミング）用途あるいは冗長回路の選択用途、さらには、特性値その他の情報をデバイス完成後に書き換え可能に記憶する用途などに用いられる。
フューズ素子としては、レーザ光で焼き切るタイプのほかに、例えばポリシリコンからなるフューズを電気的に溶断することで、その抵抗値を制御するものが知られている。あるいは、ＭＯＳトランジスタのゲート酸化膜を電気的に絶縁破壊するか否かでデータ記憶を行うものも知られている。これらの電気的に制御可能なフューズ素子は、特に電気フューズ（ｅＦＵＳＥ）と呼ばれる。

トリミング用途、冗長選択用途、情報記憶用途のいずれでも単独で電気フューズが配置されることはなく、通常は、電気フューズを少なくとも１列、あるいは、マトリクス配置して電気フューズメモリが形成されている。
電気フューズメモリは、例えばマトリクス配置の場合、Ｘ方向アドレスに応じたビット選択と、Ｙ方向アドレスに応じたロウ選択が必要である。そのためマトリクス配置の電気フューズメモリは、電気フューズ素子とアクセストランジスタとを直列接続させたメモリセルを、１ビット記憶の基本単位とする。入力データのビット数をＮとすると、マトリクス配置の場合、その複数ｎ倍のメモリセルをメモリセルアレイが有する。

Ｙ方向選択のための上記アクセストランジスタは通常、駆動能力が高く対能力比でサイズが小さいＮチャネル型のＭＯＳ（ＮＭＯＳ）トランジスタが用いられる。一方、ビット選択のためのトランジスタは、上記アクセストランジスタと同様な理由からＮＭＯＳトランジスタが用いられる（例えば特許文献１参照）。あるいは、ビット選択のためのトランジスタをＰチャネル型のＭＯＳ（ＰＭＯＳ）トランジスタとした電気フューズメモリも知られている（例えば非特許文献１参照）。

米国特許第７２６９０８１号明細書

J. Safran, et.al., "A Compact eFUSE Programmable Array Memory for SOI CMOS", IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp.72-73.

ところが上述した特許文献１や非特許文献１に記載された技術には、以下に示す改善点が残されている。

特許文献１に記載された電気フューズメモリは、ＭＯＳトランジスタの絶縁破壊によりフューズ素子が形成されている。そして、この電気的フューズメモリの周辺回路として、入力プログラムに応じて各種電圧を発生するプログラム回路（電源ジェネレータの一種）が半導体デバイス内に設けられている。そのため、半導体デバイスの面積が大きくなるという欠点を有する。

一方、非特許文献１に記載された電気フューズメモリは、ＰＭＯＳトランジスタをメモリセルアレイの列方向セル群（ビット）ごとに配置している。ＰＭＯＳトランジスタは対能力比のサイズが大きく、ビット数が多いと、そのことによる面積増大は無視できないほど大きくなる。そのため、ＰＭＯＳトランジスタをビット選択に用いることは面積的には好ましくない。

上記非特許文献１の構成では、ＰＭＯＳトランジスタをプログラム（書き込み）時の電源電圧の入力選択スイッチとして電源供給経路に挿入している。そのため、上記特許文献１の構成では、プログラム時にＰＭＯＳトランジスタのばらつきの影響を大きく受ける。したがって、アクセストランジスタに使用しているＮＭＯＳトランジスタに加えてＰＭＯＳトランジスタの管理も必要となり、製造時のプログラムに影響を与える管理パラメータが多くなる。

本発明は、電圧供給のための構成が占める占有面積が小さく、かつ、高精度な電圧供給が可能な、電気フューズメモリを有する半導体デバイスを提供するものである。

本発明に関わる、電気フューズメモリを有する半導体デバイスは、その電気フューズメモリが、フューズ素子と第１トランジスタを含むメモリセルと、制御線と、外部端子と、第２トランジスタと、を有する。

メモリセルにおいて前記第１トランジスタはＮチャネル型のトランジスタであり、当該第１トランジスタと前記フューズ素子が互いに直列接続されている。
前記制御線は、前記第１トランジスタの動作を制御する配線である。
前記外部端子は、前記フューズ素子の一方の端子側に外部電圧を供給する端子である。
前記第２トランジスタは、前記フューズ素子の他方の端子側に内部電圧を供給するＮチャネル型のトランジスタである。

本発明では好適に、メモリセルを多数、例えばマトリクス配置するのに、以下の好適な態様が採用できる。
前記電気フューズメモリが、入力データのビット数Ｎの自然数ｎ倍の数ｎＮ（≧Ｎ）だけ配置されたｎＮ個の前記メモリセルを有する。また、前記電気フューズメモリが、Ｎ個の前記第２トランジスタと、Ｎ本の第１電圧供給線と、Ｎ本の第２電圧供給線と、Ｎ本のデータ入力線と、を有する。
前記Ｎ本の第１電圧供給線は、前記外部端子と前記Ｎ個のメモリセルの各々とを接続する配線である。そして、当該好適な態様では、前記Ｎ個の第２トランジスタの各々が、対応する１つの前記メモリセルの前記フューズ素子に印加されるローレベルの内部電圧（ＶＬ）を供給するＶＬ内部配線と、対応する１本の前記第２電圧供給線との間に接続され、対応する１本の前記データ入力線の電位に応じて動作が制御される。

以上の構成によれば、外部端子から外部電圧が供給されるため電圧発生回路が不要である。また、第１トランジスタと第２トランジスタの双方がＮチャネル型のトランジスタである。このため、電圧発生回路が占める面積削減、さらには、Ｐ型に代えてＮ型のトランジスタ構成としたことによるトランジスタの占有面積の縮小が達成されている。
さらに好ましい態様では、Ｎ型の第２トランジスタがローレベルの内部電圧（ＶＬ）をフューズ素子に供給制御するトランジスタである。このため、外部端子印加する電圧を、それより高いハイレベルの電圧とするか、内部電圧（ＶＬ）と同等レベルの電圧とするかによって、フューズ素子に印加する電圧の大きさを制御できる。例えば書き込み（プログラム）時には高い電圧を印加して、読み出し時には低い電圧を印加する制御が、電圧発生回路がなくても可能である。

本発明によれば、電圧供給のための構成が占める占有面積が小さく、かつ、高精度な電圧供給が可能な、電気フューズメモリを有する半導体デバイスを提供することができる。

第１の実施の形態に関わる半導体デバイスのチップ構成図である。 半導体デバイス評価時等における半導体デバイスの使用例としてモジュールを示す図である。 第１比較例のデバイス構成を示す図である。 第２の実施の形態に関わる半導体デバイスのチップ構成図である。 第２比較例のデバイス構成を示す図である。 実施の形態と比較例の利点と欠点をまとめて示す図表である。

本発明の実施形態を、図面を参照して以下の順に説明する。
１．第１の実施の形態：クランプトランジスタを有しない場合の構成と動作の例（第１比較例と対比説明を含む）。
２．第２の実施の形態：クランプトランジスタを有する場合の構成と動作の例（第２比較例と対比説明を含む）。

＜１．第１の実施の形態＞
［チップ構成］
図１に、第１の実施の形態に関わる半導体デバイスのチップ構成図を示す。
図解する半導体デバイスは、メモリセルアレイ１と、メモリセルアレイ１のプログラム（書き込み）と読み出しを制御する各種制御回路を含む。

メモリセルアレイ１は、フューズ素子Ｆと第１トランジスタＴＲＢとが直列接続されたメモリセルＭＣを、マトリクス配置している。図１では、このうち２列（２ビット）×３行（３ロウ）の６個のメモリセルＭＣのみ示す。第１トランジスタＴＲＢはＮＭＯＳトランジスタからなる。
メモリセルＭＣが列方向に３個接続された構成を以下、ビット構成と呼ぶ。図示されている２つのビット構成は同じ構成であるため、以下、１つのビット構成のみ説明する。

各ビット構成には、第１電圧供給線１１と、第２電圧供給線１２を有する。第１電圧供給線１１に各メモリセルＭＣのフューズ素子Ｆの一方端が接続されている。フューズ素子Ｆの他方端は、第１トランジスタＴＲＢの一方端、すなわちソースとドレインの一方に接続されている。第１トランジスタＴＲＢの他方端、すなわちソースとドレインの他方は第２電圧供給線１２に接続されている。
１つのビット構成に属する３つのメモリセルＭＣにおいて、上記接続関係は同様であるため、結局、３つのメモリセルＭＣが第１電圧供給線１１と第２電圧供給線１２の間に並列接続されている。

第１行のメモリセルＭＣの第１トランジスタＴＲＢのゲートが、Ｙセレクト信号ＦＡ［ｏ］を入力する第１制御線１３Ｏに接続されている。同様に、第２行のメモリセルＭＣの第１トランジスタＴＲＢのゲートが、Ｙセレクト信号ＦＡ［ｎ］を入力する第２制御線１３ｎに接続されている。同様に、第３行のメモリセルＭＣの第１トランジスタＴＲＢのゲートが、Ｙセレクト信号ＦＡ［ｍ］を入力する第３制御線１３ｍに接続されている。
第１〜第３制御線１３ｏ〜１３ｍは、本発明の“制御線”に該当する。
第１〜第３制御線１３ｏ〜１３ｍは、不図示のロウデコーダで選択的に発生される。

第２電圧供給線１２には、ＮＭＯＳトランジスタからなる第２トランジスタＴＲＡのソースとドレインの一方が接続されている。第２トランジスタＴＲＡのソースとドレインの他方は、ローレベルの内部電圧ＶＬ（例えばＧＮＤ電圧）を供給する内部配線（不図示）に接続されている。第２トランジスタＴＲＡのゲートは、第１ビット選択信号ＦＢ［ａ］が入力可能となっている。他のビット構成では、この第１ビット選択信号ＦＢ［ａ］に代えて、第２ビット選択信号ＦＢ［ｂ］が、その第２トランジスタＴＲＡのゲートに入力可能となっている。

上記第２トランジスタＴＲＡは、例えば、メモリセルアレイ１の制御回路に含まれる。制御回路には、入力データを保持してビットの制御ビットを出力するパターン保持回路（pattern register）２、センスアンプおよび読み出しデータのレジスタを含む読み出し回路（ＳＥＡＭＰ+reg.）３を含む。また、制御回路には、外部端子ＰＡＤを第１電圧供給線１１の各々に接続する機能をもつ入出力部（Ｉ／Ｏ）４を含む。さらに、リード信号(ＲＥＡＤ)を入力するリード制御回路５も、制御回路に含まれる。

パターン保持回路２は、入力データを保持し、プログラム時のビット制御を第２トランジスタＴＲＡに対して行う回路である。これによりパターン保持回路２から前述した第１ビット選択信号ＦＢ［ａ］または第２ビット選択信号ＦＢ［ｂ］が、対応する第２トランジスタＴＲＡのゲートに印加される。

読み出し回路３は、第２電圧供給線１２に接続され、第２電圧供給線１２の電位をセンスアンプで検出して読み出す機能をもつ。第２電圧供給線１２にハイレベルの内部電圧ＶＨとして例えば電源電圧ＶＤＤを供給制御するためのＰＭＯＳトランジスタからなる第３トランジスタＴＲＣが、第２電圧供給線１２に接続されている。第３トランジスタＴＲＣも、メモリセルアレイ１の制御回路に含まれる。第３トランジスタＴＲＣのソースが電源電圧ＶＤＤの供給を行う内部配線に接続され、そのドレインが第２電圧供給線１２に接続されている。第３トランジスタＴＲＣのゲートには、リード制御回路５の出力が接続されている。ここで図示例のリード制御回路５は、入力されるリード信号(ＲＥＡＤ)を反転するインバータＩＮＶを含む。

［プログラム動作］
つぎに、第１ビット［ａ］のプログラム動作を、上記構成を前提として説明する。なお、このプログラム動作は、図２に示すように、当該半導体デバイスを評価する、例えばユーザが、半導体チップとしてモジュールに実装した状態で評価結果に応じて行う用途で実施されると仮定する。

まず、図２の説明を行うと、システムＬＳＩの分野では“システムオン（ＳｏＣ）”と呼ばれるシステムのほとんどの機能が１チップに集積化されるものがある。そのようなＳｏＣとしてのＩＣチップ（半導体デバイス）内には、“ｅＦＵＳＥマクロ”と呼ばれる電気フューズメモリ部が含まれている。電気フューズメモリ部は、図１に示し既に説明した構成を有している。

プログラム時には符号“ＶＦＵＳＥ”で示す外部電圧を外部端子ＰＡＤ（図１も参照）から与える。外部端子ＰＡＤは、モジュール基板１００に設けられた他の端子と、例えばワイヤ等で接続され、さらに配線を経由してモジュールＰＡＤ１０１に接続されている。モジュールＰＡＤ１０１は、当該モジュールをＤＵＴ（デバイスアンダーテスト）として測定可能な大きさの外部端子である。つまり、この外部端子にテストピンを押し当てて、外部電圧ＶＦＵＳＥが、不図示のテスタから与えられる。
なお、後述するリード時には外部電圧ＶＦＵＳＥの値（電圧レベル）が変更されることがプログラム時と異なるため、外部電圧ＶＦＵＳＥの印加経路自体は上記と同様である。

なお、図２に示す“ｅＦＵＳＥマクロ”は、外部電圧ＶＦＵＳＥの供給線にトランジスタの記号で代表して示すメモリセルＭＣが並列接続されている（図１参照）。このためメモリセルＭＣの外部端子ＰＡＤ側配線が、図１の第１電圧供給線１１に相当する。また、メモリセルＭＣのもう片方の側に基準電圧Ｖｓｓが印加されるが、これはＩＣチップの内部電圧であり、図１のＧＮＤ電圧に対応する。

なお、本発明で“内部電圧”というときに外部端子ＰＡＤを介して外部テスタから与えられることを問わない程度の意味である。つまり、内部電圧がＧＮＤ電圧であれば、テスタのＧＮＤ端子にモジュール、さらにはＩＣチップのＧＮＤ電圧も共通に落とされることがある。このため、場合によっては、本発明で言う“内部電圧”も不図示の外部パッドからＧＮＤ電圧として供給されることがある。しかし、本発明では第１電圧供給線１１に外部端子ＰＡＤを介して与えられる電圧を特に“外部電圧”と称し、その他の外部から与えられる電圧と区別している。

図１の第１ビット［ａ］をメモリセルＭＣに書き込む動作に戻ると、初期状態では、図１においてすべてのトランジスタＴＲＡ〜ＴＲＣがオフ状態をとる。その状態で、図２の構成を介して外部テスタから、正の外部電圧ＶＦＵＳＥ、例えば３[Ｖ]の電圧を印加する。そして、第１ビットＦＢ［ａ］＝１をメモリセルＭＣに書き込むために、パターン保持回路２からのビット選択信号によりＸ方向選択のためのＮ型の第２トランジスタＴＲＡをオン状態とる。また、Ｙセレクト信号ＦＡ［ｎ］＝１としてＹ方向選択のためのＮ型の第１トランジスタＴＲＢをオン状態とする。

このバイアス設定により、外部テスタから与えられた外部電圧ＶＦＵＳＥの電圧を正電源とする大電流が、第１電圧供給線１１、“ｂｉｔ ａ”と表記されたフューズ素子Ｆに流れる。この電流は、フューズ素子Ｆから第１トランジスタＴＲＢ、第２電圧供給線１２、オン状態の第２トランジスタＴＲＡを経由してＧＮＤ電圧（ＶＬ）を保持するＶＬ内部配線に流れ込む。このようにして形成された電流パスに大電流が流れると、その途中の最も高抵抗なフューズ素子Ｆが発熱し、例えばポリシリコンフューズなら溶断により、フューズ素子Ｆの抵抗値が桁違いに大きくなる。例えばＭＯＳフューズなら絶縁破壊により、フューズ素子Ｆの抵抗値が桁違いに小さくなる。

これに対し、第１ビットＦＢ［ａ］＝０の場合は、入力データに応じて制御される第２トランジスタＴＲＡがオンしないので、電流パスが形成されず、フューズ素子Ｆの高抵抗化も起こらない。

［リード動作］
つぎに、第１ビット［ａ］のリード動作を、上記構成を前提として説明する。なお、このリード動作は、図２に示すように、当該半導体デバイスを評価する、例えばユーザが、半導体チップとしてモジュールに実装した状態で評価結果に応じて行う用途で実施されると仮定する。また、プログラム動作と同様に外部電圧ＶＦＵＳＥの制御はモジュール上の構成を介して外部テスタから行うとする。

図１の第１ビット［ａ］をメモリセルＭＣから読み出す動作の初期状態では、図１においてすべてのトランジスタＴＲＡ〜ＴＲＣがオフ状態をとる。その状態で、図２の構成を介して外部テスタから、ローレベルの外部電圧ＶＦＵＳＥ、例えば０ [Ｖ]の電圧を印加する。そして、第１ビットＦＢ［ａ］＝１をメモリセルＭＣから読み出すために、Ｙセレクト信号ＦＡ［ｎ］＝１としてＹ方向選択のためのＮ型の第１トランジスタＴＲＢをオン状態とする。パターン保持回路２からのビット選択信号によりビット選択のためのＮ型の第２トランジスタＴＲＡをオン状態とする。また、リード信号(ＲＥＡＤ)＝１としてＶＤＤチャージのためのＰ型の第３トランジスタＴＲＣをオン状態とする。

このバイアス設定により、ＶＨ内部配線であるＶＤＤ供給線（例えば、１.数[Ｖ]の供給線）を正電源、外部テスタから与えられた外部電圧ＶＦＵＳＥの電圧（例えば０[Ｖ]）を負電源とする電流が流れる。この電流は、ＶＤＤ供給線から、オン状態の第３トランジスタＴＲＣ、第２電圧供給線１２、オン状態の第１トランジスタＴＲＢを経由する。そして、この電流は“ｂｉｔ ａ”と表記されたフューズ素子Ｆに流れ込み、さらに第１電圧供給線１１、外部端子ＰＡＤを経由して外部に流れ出す。外部に流れ出した電流は、図２のモジュール内の構成を経由して外部テスタのＧＮＤ端子に流れ込む。

この電流による第２電圧供給線１２の電位は、第３トランジスタＴＲＣのオン抵抗と、第１トランジスタＴＲＢのオン抵抗にフューズ素子Ｆ等の抵抗を加えた合成抵抗とで、電源電圧ＶＤＤを分圧した値をもつ。読み出し回路３内のセンスアンプは、その入力された分圧値を、例えばある基準に対して高いか低いかを判断し、その結果を、例えば電源電圧振幅のリード信号として増幅する。増幅後のリード信号は、読み出し回路３内の出力レジスタに一時的に保持され、他のビット構成から読み出された全てのビットが揃ったタイミングで外部に出力される。
なお、このリード信号を図２のモジュールの構成を介して外部テスタで読み取ると、ユーザは、その情報を知ることができ、これを評価に利用することができる。

［第１比較例］
図３は、第１比較例のデバイス構成を示す図である。
この第１比較例が、図１に示す本発明の第１の実施の形態と異なる点は、ビット選択のためのトランジスタ、すなわち第２トランジスタＴＲＡがＰＭＯＳトランジスタから形成されていることである。この場合、Ｐ型チャネルのトランジスタを使用することで、その占有面積が大きくなる。また、プログラミングにＰ型チャネルのトランジスタ（ＴＲＡ）とＮ型チャネルのトランジスタ（ＴＲＢ）を使用していることで、製造時にＰ型チャネルのトランジスタの管理も必要となる。さらに、Ｐ型チャネルのトランジスタ（ＴＲＡ）とＮ型チャネルのトランジスタ(ＴＲＢ)の特性バランスを考慮した設計が必要となる。このため、フューズ素子Ｆを抵抗変化させる印加電圧の最適設計が、図１のプログラム時の電流経路に挿入されるトランジスタがＮ型の第１トランジスタＴＲＢのみの場合より格段に難しくなる。

なお、図１、図３の両方において、第２電圧供給線１２にプリチャージ用途のＰ型チャネルのトランジスタ（ＴＲＣ）が接続されているが、これは大電流を流すプログラム時に使用されない。また、センスアンプのセンスマージンが広いため、プリチャージ用途のＰＭＯＳトランジスタについて多少のバラツキは許容される。この点で、同じＰ型チャネルのトランジスタであっても、第２トランジスタＴＲＡのバラツキが与える影響が、第３トランジスタＴＲＣに比べ格段に大きい。

本実施の形態では、図３のＰ型チャネルのトランジスタ（ＴＲＡ）を不要として、その面積分のチップ面積削減を図ることができる。なお、例えば同じ駆動能力を得たい場合、ゲート幅が５〜７倍程度、Ｐチャネル型のトランジスタがＮチャネル型のトランジスタに比べ大きい。したがって、両トランジスタには、この倍率程度の面積比がある。ビット構成で１つのトランジスタの増加とはいってもビット数が多い場合には、その面積差は無視できない。よって、トランジスタ削減による面積効果が本発明の適用によって得られる。

また、図３に示すＦＵＳＥ電源６は、その第１電圧供給線１１へ出力する電圧値を書き込み時に例えば数[Ｖ]、読み出し時に例えば０[Ｖ]と変更して発生する機能をもつ。したがって、その電源回路の面積も大きい。
これに対して、図１の構成では外部端子ＰＡＤを有するだけであり、書き込み時と読み出し時の電圧値制御が外部で行うため、その分、チップ面積が削減されている。

また、図１の構成は、メモリ冗長やアナログ回路の調整用にｅＦＵＳＥメモリとして使用されるが、テスト時にのみフューズ素子Ｆを高電圧とＧＮＤ電源の制御が必要で、通常使用時はＧＮＤ電源に接続すればよいため、フューズ素子Ｆに与える電圧の外部制御が必要なことはあまり問題にならない。
以上より、第１の実施の形態では、電圧供給のための構成が占める占有面積が小さく、かつ、高精度な電圧供給が可能な、電気フューズメモリを有する半導体デバイスを提供することが可能となる。

＜２．第２の実施の形態＞
図４は、第１の実施の形態に関わる半導体デバイスのチップ構成図を示す。
図解する半導体デバイスは、第１の実施の形態と同様、メモリセルアレイ１と、メモリセルアレイ１のプログラム（書き込み）と読み出しを制御する各種制御回路を含む。制御回路として図１の構成がもつ全ての構成は、図４でも共通に有している。
また、プログラムの基本動作、読み出しの基本動作も既に説明したとおりである。以下、相違点のみを説明するが、図１と図４では同一な構造と機能を持つ構成は同一符号を付して、その説明を省略する。

図４に示す構成では、図１に示す制御回路の構成に、正の外部電圧ＶＦＵＳＥをＧＮＤ電圧に落とすＮ型チャネルのクランプトランジスタＴＲＤを付加している。
プログラミング時はリード信号(ＲＥＡＤ)＝０となるため、Ｎ型チャネルのクランプトランジスタＴＲＤがオフになり、クランプトランジスタＴＲＤを付加したことがプログラムに影響しない。

一方、読み出し時はリード信号(ＲＥＡＤ)＝１としてＮ型チャネルのクランプトランジスタＴＲＤがオンになる。そのため、プログラムのために外部端子ＰＡＤを介して外部から与えられている正の外部電圧ＶＦＵＳＥがＧＮＤ電位に落とされる。その結果、第１の実施の形態で外部制御により、外部電圧ＶＦＵＳＥのレベルをローレベル（０[Ｖ]）に制御したと同様な状態が整う。このとき、オン状態の第３トランジスタＴＲＣを介して第２電圧供給線１２に与えられたプリチャージ電圧がメモリセルＭＣの一方端に印加される。メモリセルＭＣの他方端側がオン状態のクランプトランジスタＴＲＤを介してＧＮＤ電圧に接続されるため、読み出し電流経路が第１の実施の形態と同様に形成され、このことによりデータの読み出しが可能となる。

［第２比較例］
図５は、第２比較例のデバイス構成を示す図である。
この第２比較例は、Ｘ方向選択のためのトランジスタ、すなわち第２トランジスタＴＲＡがＮＭＯＳトランジスタから形成されていることが図４と共通する。
ただし、図５の構成が図４の構成と異なる点は、読み出し時のプリチャージのための第３トランジスタＴＲＣが図５では省略され、その制御のためのリード制御回路５も省かれている。したがって、第１および第２の実施の形態と同様、図５の構成は、Ｘ方向、Ｙ方向ともにＮ型チャネルのトランジスタによる選択となっている。

しかしながら、大きな相違点として、ＶＦＵＳＥ電源のプログラミングおよび読み出し動作を一身に担うジェネレータ７を有している。ジェネレータ７は担う機能が多い分、回路が複雑で大きくなってしまうため、ＩＣチップ面積が削減されるどころか逆に増大する要因ともなる。

図４に示す第２の実施の形態に関わるデバイス構成では、外部電圧ＶＦＵＳＥの第１電圧供給線１１へのＧＮＤ電圧の供給制御を小型の、Ｎチャネル型のクランプトランジスタＴＲＤで行う。そのため、読み出し時に外部電圧ＶＦＵＳＥに外部端子ＰＡＤからＧＮＤ電圧を与え続ける必要がなく、プログラムを行わない製品出荷後には外部端子の接続が不要となる。このことは、ユーザ負担を軽減し、より使いやすく、より自由な制御が可能となる意味で、クランプトランジスタＴＲＤの付加による面積増大という不利益を超える利益をもたらす。

図６の図表に、以上述べた２つの実施の形態と、２つの比較例の長所と短所をまとめて示す。

図１の第１の実施の形態では第１電圧供給線を選択するビット選択のトランジスタが不要であるため、面積の観点については最も有利である。これに対し、図５の第２比較例では、検知機能付きＶＦＵＳＥ電源回路（ジェネレータ７）が必要であり面積の観点で不利益が大きい。
図３の第１比較例と図４の第２の実施の形態ではビット選択トランジスタが必要であり、そのため第１の実施の形態より面積が大きい。ここで、第１比較例ではビット選択トランジスタがＰＭＯＳトランジスタであるため、通常、そのゲート幅が２００[μm]を超える。これに対し、第２の実施の形態はビット選択トランジスタがＮＭＯＳトランジスタであるため、そのゲート幅が数十[μm]と各段に小さく、第１比較例より面積的に有利である。

製造管理の観点では、第１比較例がＰ型とＮ型のトランジスタを有するため、デバイスパラメータの管理が煩雑でバラツキを含め特性を所望の値にすることが難しい。また、第２比較例はＮ型トランジスタの管理のほかに、電源回路の管理が必要なため、この点で製造管理が難しい。
これに対し、第１および第２の実施の形態は、Ｎ型トランジスタの管理のみ行い、電源回路を内蔵しないため、第１および第２比較例に比べ製造管理の観点で有利である。

上記したように第１の実施の形態は第２の実施の形態より面積的に有利であるが、その一方、ＶＦＵＳＥ端子のオープン化では不利となる。ＶＦＵＳＥ端子とは実施の形態で言う外部端子ＰＡＤであり、これをオープン化可能な構成が望ましい。なぜなら、テスト後に製品として使用するときに、外部端子ＰＡＤの電位制御を行う必要がないと、例えば図２のモジュール内での電位制御の機能を省略できてモジュールの構成を、それだけ簡素化できるからである。よって、ここ言う“オープン化”とは、書き込みと読み出しなどの異なる動作で外部端子ＰＡＤの電位制御が不要なこと、つまりオープン時と同様に電位変動が動作に影響しないようにｅＦＵＳＥアレイ側が構成されていることを含む意味である。

図１の第１の実施の形態のように第１電圧制御線１１の電位を制御する機能をメモリセルアレイ１内に持たないと、外部端子ＰＡＤの電位制御を書き込み時と読み出し時で制御する必要があり、オープン化ができない。これに対し、図４の第２の実施の形態では、読み出し時のみ第１電圧制御線１１の電位をクランプトランジスタでＧＮＤ電位に落とすことができる。そのため、外部端子ＰＡＤには常時、書き込み時に必要な正電圧を印加しておいてもよい。このように、外部端子ＰＡＤの電位制御が不要なことも、上記した定義から、ここで言うオープン化に含まれる。
第１,第２の実施の形態の何れの構成を採用するかは、面積縮小とオープン化のどちらの観点を優先させるかで決めるとよい。

なお、第１比較例はオープン化が可能であり、第２比較例は、そもそも電源内蔵のため外部端子ＰＡＤが不要である。この観点では第１および第２比較例は、第２の実施の形態と同等であるが、面積的に不利である。また、オープン化が不要な場合には、第１および第２比較例は第１の実施の形態より面積が各段に大きくなる。

本発明の実施の形態によれば、Ｎ型チャネルのトランジスタのみでｅＦｕｓｅ(電気フューズ)アレイ構造を形成することにより、面積を削減することができる。またＮ型チャネルのトランジスタのみでフューズ素子Ｆのブロー(blow)を制御できることにより、製造時のトランジスタの管理パラメータを削減することができる。

１…メモリセルアレイ、２…パターン保持回路、３…読み出し回路、４…入出力部、５…リード制御回路、１１…第１電圧供給線、１２…第２電圧供給線、ＭＣ…メモリセル、Ｆ…フューズ素子、ＴＲＡ…第２トランジスタ、ＴＲＢ…第１トランジスタ、ＴＲＣ…第３トランジスタ、ＴＲＤ…クランプトランジスタ、ＰＡＤ…外部端子、外部電圧ＶＦＵＳＥ

Claims (8)

1. 電気フューズメモリを有し、
   前記電気フューズメモリが、
   互いに直列接続されたフューズ素子とＮチャネル型の第１トランジスタを有するメモリセルと、
   前記第１トランジスタの動作を制御する制御線と、
   前記フューズ素子の一方の端子側に外部電圧を供給する外部端子と、
   前記フューズ素子の他方の端子側に内部電圧を供給するＮチャネル型の第２トランジスタと、
   を有する、電気フューズメモリを有する半導体デバイス。
2. 前記電気フューズメモリが、
   入力データのビット数Ｎの自然数ｎ倍の数ｎＮ（≧Ｎ）だけ配置されたｎＮ個の前記メモリセルと、
   Ｎ個の前記第２トランジスタと、
   前記外部端子と前記Ｎ個のメモリセルの各々とを接続するＮ本の第１電圧供給線と、
   Ｎ本の第２電圧供給線と、
   Ｎ本のデータ入力線と、
   を有し、
   前記Ｎ個の第２トランジスタの各々が、対応する１つの前記メモリセルの前記フューズ素子に印加されるローレベルの内部電圧（ＶＬ）を供給するＶＬ内部配線と、対応する１本の前記第２電圧供給線との間に接続され、対応する１本の前記データ入力線の電位に応じて動作が制御される
   請求項１に記載の、電気フューズメモリを有する半導体デバイス。
3. 前記Ｎ本の第２電圧供給線の各々に対し、
   読み出し回路と、
   対応する１本の前記第２電圧供給線にリードバイアス電圧を供給制御する第３トランジスタと、
   が接続されている
   請求項２に記載の、電気フューズメモリを有する半導体デバイス。
4. 前記第３トランジスタは、前記対応する１本の第２電圧供給線と、前記Ｎ本の第２電圧供給線で共通なハイレベルの内部電圧（ＶＨ）を供給するＶＨ内部配線との間に接続され、入力される読み出し制御信号に応じて動作が制御される
   請求項３に記載の、電気フューズを有する半導体デバイス。
5. 前記Ｎ個のメモリセルの各々において、前記第１トランジスタが、対応する１本の前記第２電圧供給線に接続され、前記フューズ素子が、対応する１本の前記第１電圧供給線に接続されている
   請求項４に記載の、電気フューズを有する半導体デバイス。
6. 前記Ｎ本の第１電圧供給線の各々と、前記ローレベルの内部電圧（ＶＬ）を供給するＶＬ内部配線との間にそれぞれが接続され、データの書き込み時にオフし、データの読み出し時にオンに制御されるＮ個のクランプトランジスタを有する
   請求項２に記載の、電気フューズを有する半導体デバイス。
7. 前記Ｎ本の第１電圧供給線の各々と、前記ローレベルの内部電圧（ＶＬ）を供給するＶＬ内部配線との間にそれぞれが接続され、データの書き込み時にオフし、データの読み出し時にオンに制御されるＮ個のクランプトランジスタを有する
   請求項４に記載の、電気フューズを有する半導体デバイス。
8. 前記電気フューズメモリが、
   前記外部端子と前記メモリセルを接続する第１電圧供給線と、
   第２電圧供給線と、
   データ入力線と、
   をさらに有し、
   前記第２トランジスタは、前記メモリセルの前記フューズ素子に印加されるローレベルの内部電圧（ＶＬ）を供給するＶＬ内部配線と、前記第２電圧供給線との間に接続され、前記データ入力線の電位に応じて動作が制御される
   請求項１に記載の、電気フューズを有する半導体デバイス。

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