JPH03142386A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路に関し、 １つの端子でチップ内部の複数の内部信号状態を外部観
測することを目的とし、 各々２つの論理状態を取り得るｎ個の内部信号Ｓ０〜Ｓ
ｎ−１を観測対象の信号とし、該ｎ個の内部信１号ごと
に、内部信号が何れか一方の論理状態にあるときにオン
状態となるスイッチ素子５Ｗｉ（ｉは０〜ｎ−１）と、
該スイッチ素子に直列接続する抵抗素子Ｒｉと、を備え
るモニタ回路Ｃ０〜Ｃ，−、を設け、各々のモニタ回路
Ｃ（１””　Ｃｎ−１にチップ外部から所定の試験電流
を供給できるように構成するとともに、各々のモニタ回
路の抵抗素子の抵抗値を、Ｎ０〜Ｎｎ−’の関係に設定
したことを特徴として横取する。但し、Ｎは０およびｌ
を含まない整数。

〔産業上の利用分野〕

本発明は、半導体集積回路に関し、特に、チップ内部の
信号状態をチップ外部から観測できる半導体集積回路に
関する。

半導体集積回路はその機能によってきわめて多くの品種
に分類されるが、なかには、一部の回路が異なるのみで
他のほとんどの回路を同一にしているものがある。例え
ば、×１構成と×４構成の半導体メモリでは、データ人
出部の数が異なる。

このような類似品種の半導体集積回路ごとにマスクを作
成するとコスト的に不利となる。そこで、近年、１つの
マスクを用いて類似したいくつかの半導体集積回路を作
ることが行われている。

半導体メモリを例にして説明すると、マスク上にＸ１ｔ
ｉ或および×４構成に共通する回路部と、×１構成およ
び×４構成に専用の回路部（例えば入出力部）とを形威
し、このマスクを用いてチップを製造し、そして、×１
構成の半導体集積回路を作るのであれば、×１構成に専
用の回路部を選択して１つの半導体集積回路を作る。

選択の方法としては、例えば、専用回路部ごとにパッド
を設けておき、選択回路部のパッドと所定レベル電源と
の間をボンディングワイヤで接続するワイヤボンディン
グ法がある。

ところで、このようにして選択された半導体集積回路に
あっては、確実に品種の切り換えが行われたか否かを検
査する必要がある。

〔従来の技術〕

第３図はこの種の半導体集積回路の要部のブロック図で
、ｌは例えばボンディングワイヤ法によって専用回路の
切り換えを行う選択回路である。

選択回路ｌは、所定の専用回路を選択する場合、所定論
理レベルの選択信号ＳＥＬを出力する。２は信号状態モ
ニタ回路であり、信号状態モニタ回路２は上記ＳＥＬを
モニタし、このＳＥＬが所定論理レヘルにあるとき、す
なわち所定専用回路を選択する信号レベルにあるときに
、オンとなるスイッチ素子（ＳＷ）を有する。

このような構成によれば、端子３に試験電流ｉを流し込
めれば、上記選択信号ＳＥＬが所定論理レベルにあるこ
とが、言い換えれば所定専用回路ｔ−ａ　訳する信号レ
ベルにあることが、チップ外部から観測でき品種の切換
を確実に検査できる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路にあっ
ては、ＳＷを介して流れ込む電流ｉの有／無から、内部
信号（Ｓ　Ｅ　Ｌ）の状態を外部観測する構成となって
いたため、観測信号数を多くすることができない不具合
がある。

すなわち、例えば複数の内部信号を観測しようとすれば
、信号数分の信号状態モニタ回路２および端子３を必要
とし、特に、端子数を増大することは実際上不可能であ
るか若しくはできたとしても上限があるから、所望の複
数信号についてこれを全て外部観測することができない
不具合がある。

そこで、本発明は、１つの端子でチップ内部の複数の内
部信号状態を外部観測することを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的達成のため、その原理構成図を第１
図に示すように、各々２つの論理状態を取り得るｎ個の
内部信号Ｓ０〜Ｓｎ−１を観測対象の信号とし、該ｎ個
の内部信号ごとに、内部信号が何れか一方の論理状態に
あるときにオン状態となるスイッチ素子５Ｗｉ（ｉは０
−ｎ−１）と、該スイッチ素子に直列接続する抵抗素子
Ｒｉと、を備えるモニタ回路Ｃ０〜Ｃｎ−１を設け、各
々のモニタ回路００〜Ｃｎ−１にチップ外部から所定の
試験電流を供給できるように構成するとともに、各々の
モニタ回路の抵抗素子の抵抗値を、Ｎ０〜Ｎ″１の関係
に設定したことを特徴として構成する。但し、Ｎは０お
よびｌを含まない整数。

〔作用〕

本発明では、内部信号３０〜Ｓ７−、ごとに設けられた
各回路Ｃ０〜Ｃｔｔ、、ｌに流れ込むそれぞれの電流１
０．１１・・・・・・１７−３が、各回路内の抵抗値の
関係（Ｎ’　−Ｎ’−’　）に応じて異なるものとなる
。

したがって、試験電流の総電流量Σｉ　（Σ１−ｉｏ＋
貼　＋・・・・・・Ｉｎ−１）に基づいてどの回路に電
流が流れ込んでいるかを知ることができ、１つの端子で
複数の内部信号状態を外部観測できる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２図は本発明に係る半導体集積回路の一実施例を示す
図である。

本実施例では、各々２つの論理状態（Ｈレベル論理状態
およびＬレベル論理状態、以下、それぞれを“Ｈ”レベ
ル、“Ｌ”レベルと略す）を取り得るｎ個の内部信号Ｓ
０〜Ｓｎ−１を観測対象の信号とする。

これらの内部信号としては、例えば従来例のような選択
信号、すなわち品種切換のための専用回路を選択する信
号でもよいが、他の内部信号であってもよい。要は、２
つの論理状態を取り得る信号であって、外部観測が求め
られる信号であればよく、例えば、半導体メモリの冗長
アドレス信号なども考えられる。

ｃ、　〜ＣＲ−＋は、上記各内部信号３０〜ｓ、、−８
ごとに設けられたモニタ回路である。これらの各回路３
０〜Ｓ、−１の構成は、以下に述べる抵抗素子Ｒ，、Ｒ
，・・・・・・Ｒｆｉ−１の値を除いて同一であり、各
−回路の構成部品にはその回路に付したサフィクスと同
一のサフィクスを付して識別する。

代表してＣ０を説明すると、Ｃ０は、ＶＣＣ電源線Ｌａ
と試験電流入力線Ｌｂとの間に、ＮチャネルＭＯＳトラ
ンジスタを用いたスイッチ素子ＳＷ０およびＮチャネル
ＭＯ３）ランジスタを用いた抵抗素子Ｒ０を直列接続し
、さらに、ＮチャネルＭＯＳトランジスタを用いた一時
記憶素子Ｑ０を介して１つの内部信号Ｓ。をＳＷｏのゲ
ートに加えるとともに、ＳＷｏのゲートとＬｂとの間に
ＮチャネルＭＯ３Ｉ−ランジスタを用いたブートストラ
ップ容量Ｃ８を接続して構成する。

ＱｏはＳｏの“Ｈ”レベルをＳＷｏのゲート側のノード
Ｎ０に伝達するもので、ＭＯＳトランジスタの一時記憶
作用を利用してＳ。の“Ｈ”レベルをノードＮ０に保持
するものである。また、Ｃ０はブートストラップ作用に
よってノードＮ。の電位（すなわちＳｏの“Ｈ”レベル
）を昇圧するもので、少なくともＳＷｏのしきい値Ｖい
を越えるまでノードＮ０の電位を昇圧するものである。

ＳＷｏはノードＮ０の電位に従ってオン／オフするもの
で、Ｓｏが“Ｈ”レベルのときにノードＮ０の昇圧電位
によりオン状態となって端子ＰからＶＣＣ電源線Ｌａま
での電流路を閉じる。また、Ｒ。

はＳＷｏの抵抗負荷として機能するもので、上記電流路
を流れる電流ｉ。の量を制御するものである。なお、正
確には、ｉｏはＳＷｏのチャネルオン抵抗値によっても
その量が左右されるが、ここでは便宜上ＳＷ０のチャネ
ルオン抵抗を無視するものとする。

ここで、各回路Ｃ０〜Ｃｎ−１内の抵抗素子Ｒ０〜Ｒ７
−１の抵抗値（本実施例ではＭＯＳトランジスタのチャ
ネル抵抗の値）は、次の関係に設定する。

すなわち、Ｒｏ　　−Ｎｏ　（Ω〕 Ｒ，−−→　Ｎｌ（Ω〕 Ｒ，、−一→　Ｎ’″−１〔Ω〕 この関係を判りやすくするために、Ｎ＝２、ｎ＝３とす
ると、 Ｒｅ　　　　　　　　１（Ω〕 Ｒ，−−→　２　〔Ω〕 Ｒ２−一→　４　〔Ω〕 なる具体的な関係が得られる。以下、簡単化のために上
記の具体例を用いて説明を進める。

このような構成において、例えばｓｏ、ｓＩ・・・・・
・Ｓ□、の全てが”Ｈ″レベル状態場合には、全てのＣ
ｏ　〜Ｃｎ−１のノードＮｉ　　（ｉはＱ　−、−ｎ−
１〉の電位がＳＷｉをオンさせるに充分に昇圧される。

このため、端子Ｐに加えられた外部からの試験電流がそ
れぞれのＲｉ　％　Ｓ、Ｗ　ｔを介してＣｉ内に流れ込
むことになる。

ここで、Ｃ０への電流量〇を４ｍＡとすると、他の回路
ｃ＋　、・・・・・・Ｃｆ１−１への電流ｉｌ、・・・
・・・ｉｎ−＋　は、それぞれｉ、＝２ｍＡ、ｉ、、−
１　＝１ｍＡとなる。各回路のＲ８，Ｒ１、Ｒ７，、Ｉ
の値が１〔Ω〕、２　〔Ω〕、４　〔Ω）の関係（すな
わち、Ｎ　Ｏ、Ｎ　Ｉ　　・・・・・・Ｎ’−’の関係
）に設定されているからである。

したがって、この場合の端子Ｐに流れ込む総電流Σｉ　
（Σ１＝ｉ６　＋ｉ、・・・・・・ｊｒ＋−１）は、Σ
ｉ＝４ｍＡ＋２ｍＡ＋　１ｍＡ＝７ｍＡとなる。

また、Ｓｏのみが“Ｈ”レベルの場合には、ｉ。

だけが流れるので、ΣｉはΣｉ＝ｉｏ＝４ｍＡとなり、
また、Ｓ、のみが“１１”レベルの場合には、ｉ、だけ
が流れるので、Σｉ　＝ｉ、＝２ｍＡとなり、また、Ｓ
□、のみが“Ｈ″レベル場合には、ｆｎ−１だけが流れ
るので、Σｉ　＝　ｉ、、−、＝　ｌ　ｍＡとなる。

すなわち、ｎ−３と仮定すると、全ての内部信号３０〜
５ｎ−１の″Ｈ″レベルの組み合わせ（７通り）ごとに
Σｉが１ｍＡずつに変化することになる。次表に各組み
合わせごとのΣｉを示す。但し、表中の具体的な電流値
はＮ＝２、ｎ＝３とした場合の例である。

表 但し、１：ＳＷオン ０：ＳＷオフ この表から判るように、１つの端子Ｐに流し込む試験電
流の値（Σｉ）から、どの回路のスイッチ素子がオン状
態となっているかを外部から知ることができ、したがっ
て、１つの端子Ｐで複数の内部信号Ｓ、〜Ｓ、−５の状
態を外部観測することができる。

なお、上記実施例では、抵抗素子Ｒ０〜Ｒａ−ｔの値の
関係をＮ＝２と仮定しているが、これに限らないことは
勿論である。Ｎは０あるいはｌ以外の整数であればよい
。

また、１つの端子Ｐは、例えば半導体メモリであれば、
ＲＡＳ等のコントロール端子を兼用することが望ましい
。この場合、試験電流を流し込む際の試験電圧を少なく
ともコントロール信号のレベルを越えるものにする（例
えば、ＶＣＣ十α：αはＲｉとＳＷｉのしきい値電圧合
計）。このようにすると通常のコントロール信号との混
同を避けることができ、試験用の端子を特別に設けるこ
となく、端子の有効活用を図ることができる。

〔発明の効果〕

本発明によれば、１つの端子でチップ内部の複数の内部
信号状態を外部観測することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明に係る半導体集積回路の一実施例を示す
その要部構成図、 第３図は従来例を示すその要部構成図である。 ３０〜Ｓ　ｒ＋−１・・・・・・内部信号、Ｃ０〜Ｃ□
１・・・・・・モニタ回路、ＳＷ０〜ＳＷ、ｌ−、・・
・・・・スイッチ素子、Ｒ０〜Ｒ，−、・・・・・・抵
抗素子。 ＬＳＩ 本発明の原理構成図 第 工 図 第 図

Claims (1)

1. 【特許請求の範囲】 　各々２つの論理状態を取り得るｎ個の内部信号Ｓ＿０
   〜Ｓ＿ｎ＿−＿１を観測対象の信号とし、該ｎ個の内部
   信号ごとに、 内部信号が何れか一方の論理状態にあるときにオン状態
   となるスイッチ素子ＳＷｉ（ｉは０〜ｎ−１）と、 該スイッチ素子に直列接続する抵抗素子Ｒｉと、を備え
   るモニタ回路Ｃ＿０〜Ｃ＿ｎ＿−＿１を設け、各々のモ
   ニタ回路Ｃ＿０〜Ｃ＿ｎ＿−＿１にチップ外部から所定
   の試験電流を供給できるように構成するとともに、 各々のモニタ回路の抵抗素子の抵抗値を、 Ｎ＾０〜Ｎ＾ｎ＾−＾１の関係に設定したことを特徴と
   する半導体集積回路。 但し、Ｎは０および１を含まない整数。