JPH03283091A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPH03283091A JPH03283091A JP2082683A JP8268390A JPH03283091A JP H03283091 A JPH03283091 A JP H03283091A JP 2082683 A JP2082683 A JP 2082683A JP 8268390 A JP8268390 A JP 8268390A JP H03283091 A JPH03283091 A JP H03283091A
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 abstract description 23
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路装置に関し、特にチップセレク
ト信号、アドレス信号をＥＣＬ型の入力バッファ回路で
受けた後０ＭＯ８型の論理振幅に変換するＢｉＣＭＯＳ
型構成の半導体記憶回路装置に関する。
ト信号、アドレス信号をＥＣＬ型の入力バッファ回路で
受けた後０ＭＯ８型の論理振幅に変換するＢｉＣＭＯＳ
型構成の半導体記憶回路装置に関する。
、〔従来の技術〕
従来、この種の半導体記憶回路装置は、−例として第４
図に示すように、バイポーラトランジスタＱ１〜Ｑ４と
抵抗Ｒ１〜Ｒ４とから成りチッフセレクト信号“σ℃−
と基準電圧■、Ｒ１とを入力して差動増幅するＥＣＬ型
の第１の入力バッファ回路１１、バイポーラトランジス
タＱ５．Ｑ６とダイオ−トコ− ＤＩ、１１と抵抗Ｒ５，Ｒ６とから成り入力バッファ回
路１１の出力信号を増幅するエミッタホロア１２、；＃
電界効果トランジスタＭ１〜Ｍ４から成りエミッタホロ
ア１２の出力信号をＣＭＯＳ型の論理振幅の内部チップ
セレクト信号ＣＳ ｃに変換する第１の制御回路１３、
及び内部チップセレクト信号ＣＳ ｃを反転し内部チッ
プセレクト信号Ｃ８Ｄとして出力するインバータ■１を
備えたチップセレクト信号゛σ３−用の信号入力口ル変
換回路１３Ａ、及びインバータ■１をそれぞれ備えてア
ドレス信号の各ビット （Ａ１の他は省略）と対応して
設けられ、アドレス信号の各ビット（Ａ１等）を０ＭＯ
８型の論理振幅の内部アドレス信号の各ピッ）（ＡＩＡ
等）に変換し出力する複数のアドレス信号用の信号入力
回路ＩＡＩ（ＩＡＩの他は省略）と、複数のメモリセル
ＭＣＩ、ＭＣ２（他は省略）を配列したメモリセルアレ
イ４と、複数のメモリセル（ＭＣＩ、Ｍ０２等）のうち
の所定のメモリセルをそれぞれ選択するための複数のワ
ード線ＷＬＩ、ＷＬ２（他は省略）と、内部アドレス信
号（ＡＩＡ等）により複数のワード線’（ＷＬＩ、ＷＬ
２等）のうちの所定のワード線を選択するためのアドレ
スデコード信号ＡＤ １ 、 ＡＤ ２（他は省略）を
発生するデコード回路２と、内部チップセレクト信号Ｃ
Ｓ Ｄを入力し第２のときアドレスデコード信号（ＡＤ
ｌ、ＡＤ２等）により所定のワード線（ＷＬＩ、ＷＬ２
等）を選択レベルに駆動するワード線駆動回路３とを有
する構成となっている。
図に示すように、バイポーラトランジスタＱ１〜Ｑ４と
抵抗Ｒ１〜Ｒ４とから成りチッフセレクト信号“σ℃−
と基準電圧■、Ｒ１とを入力して差動増幅するＥＣＬ型
の第１の入力バッファ回路１１、バイポーラトランジス
タＱ５．Ｑ６とダイオ−トコ− ＤＩ、１１と抵抗Ｒ５，Ｒ６とから成り入力バッファ回
路１１の出力信号を増幅するエミッタホロア１２、；＃
電界効果トランジスタＭ１〜Ｍ４から成りエミッタホロ
ア１２の出力信号をＣＭＯＳ型の論理振幅の内部チップ
セレクト信号ＣＳ ｃに変換する第１の制御回路１３、
及び内部チップセレクト信号ＣＳ ｃを反転し内部チッ
プセレクト信号Ｃ８Ｄとして出力するインバータ■１を
備えたチップセレクト信号゛σ３−用の信号入力口ル変
換回路１３Ａ、及びインバータ■１をそれぞれ備えてア
ドレス信号の各ビット （Ａ１の他は省略）と対応して
設けられ、アドレス信号の各ビット（Ａ１等）を０ＭＯ
８型の論理振幅の内部アドレス信号の各ピッ）（ＡＩＡ
等）に変換し出力する複数のアドレス信号用の信号入力
回路ＩＡＩ（ＩＡＩの他は省略）と、複数のメモリセル
ＭＣＩ、ＭＣ２（他は省略）を配列したメモリセルアレ
イ４と、複数のメモリセル（ＭＣＩ、Ｍ０２等）のうち
の所定のメモリセルをそれぞれ選択するための複数のワ
ード線ＷＬＩ、ＷＬ２（他は省略）と、内部アドレス信
号（ＡＩＡ等）により複数のワード線’（ＷＬＩ、ＷＬ
２等）のうちの所定のワード線を選択するためのアドレ
スデコード信号ＡＤ １ 、 ＡＤ ２（他は省略）を
発生するデコード回路２と、内部チップセレクト信号Ｃ
Ｓ Ｄを入力し第２のときアドレスデコード信号（ＡＤ
ｌ、ＡＤ２等）により所定のワード線（ＷＬＩ、ＷＬ２
等）を選択レベルに駆動するワード線駆動回路３とを有
する構成となっている。
基準電圧■８１は通常、電源供給端子間に抵抗と３個の
ダイオードとを直列接続した回路により発生され、この
３個のタイオードの順方向電圧となっている。
ダイオードとを直列接続した回路により発生され、この
３個のタイオードの順方向電圧となっている。
上述した従来の半導体記憶回路装置は、チッフセレクト
信号でに用の信号入力回路１゜Ｙ及びアドレス信号（Ａ
Ｉ等）用の信号入力回路（ＩＡ３等）がそれぞれＥＣＬ
型の入力バッファ回路１１．ＩＬを含む同一構成となっ
ており、これら入力バッファ回路ＬＬ、１１Ａへ供給さ
れる基準電圧ｖ１、は電源供給端子間に接続されたダイ
オードの順方向電圧により決定される構成となっている
ので、電源投入後の電源電圧が小さいレベルにあるとき
、信号入力回路１゜Ｙｌ（ＩＡＩ等）の製造ばらつきに
より、信号入力回路（ＩＡｌ等）の出力が全てワード線
（ＷＬＩ、ＷＬ２等）の選択レベルに、また信号入力回
路１゜Ｙの出力（Ｃ８Ｄ）を入力し第２となり、すべて
のメモリセル（ＭＣＩ、ＭＣ２等）が選択状態となって
、第５図に示すように、急激に大きな電源電流ＩＥＥが
流れるという欠点がある。
信号でに用の信号入力回路１゜Ｙ及びアドレス信号（Ａ
Ｉ等）用の信号入力回路（ＩＡ３等）がそれぞれＥＣＬ
型の入力バッファ回路１１．ＩＬを含む同一構成となっ
ており、これら入力バッファ回路ＬＬ、１１Ａへ供給さ
れる基準電圧ｖ１、は電源供給端子間に接続されたダイ
オードの順方向電圧により決定される構成となっている
ので、電源投入後の電源電圧が小さいレベルにあるとき
、信号入力回路１゜Ｙｌ（ＩＡＩ等）の製造ばらつきに
より、信号入力回路（ＩＡｌ等）の出力が全てワード線
（ＷＬＩ、ＷＬ２等）の選択レベルに、また信号入力回
路１゜Ｙの出力（Ｃ８Ｄ）を入力し第２となり、すべて
のメモリセル（ＭＣＩ、ＭＣ２等）が選択状態となって
、第５図に示すように、急激に大きな電源電流ＩＥＥが
流れるという欠点がある。
この原因について説明する。
今、チップセレクト信号ｖ百及びアドレス信号（代表例
としてＡ１のみについて説明する）が低レベルのとき、
バイポーラトランジスタＱ３がオンし入力バッファ回路
１１．ＩＩＡが正常な動作状態となるには、電源電圧は
少なくとも［：Ｖｙｕ十（Ｃ３のベース・エミッタ間電
圧）十（Ｃ４のコレクタ・エミッタ間電圧））＝Ｖｌよ
り大きくなければならない。
としてＡ１のみについて説明する）が低レベルのとき、
バイポーラトランジスタＱ３がオンし入力バッファ回路
１１．ＩＩＡが正常な動作状態となるには、電源電圧は
少なくとも［：Ｖｙｕ十（Ｃ３のベース・エミッタ間電
圧）十（Ｃ４のコレクタ・エミッタ間電圧））＝Ｖｌよ
り大きくなければならない。
仮に電源電圧がｖｌより小さい場合は、入力バッファ回
路１１．１１ＡのトランジスタＱ２゜Ｃ３，Ｃ４は何れ
もオフとなり、節点Ｎ、、Ｎ、。
路１１．１１ＡのトランジスタＱ２゜Ｃ３，Ｃ４は何れ
もオフとなり、節点Ｎ、、Ｎ、。
Ｎ ｓ 、 Ｎ ４のレベルはすべて電源電圧の高電位
側■。０に引き上げられる。
側■。０に引き上げられる。
従って、電源電圧がダイオードの順方向電圧２個分の１
．４ｖに達しない場合、エミッタホロア１２゜１２Ａの
バイポーラトランジスタＱ５．Ｑ６はオンとならないの
で、制御回路１３．１３Ａには、電源電圧の低電位側■
。Ｅのレベルの２信号が入力され、また、電源電圧が１
．４ｖを越えた場合、バイポーラトランジスタＱ５．Ｑ
６が共にオンとなり−１，４Ｖの２信号が入力さｈる。
．４ｖに達しない場合、エミッタホロア１２゜１２Ａの
バイポーラトランジスタＱ５．Ｑ６はオンとならないの
で、制御回路１３．１３Ａには、電源電圧の低電位側■
。Ｅのレベルの２信号が入力され、また、電源電圧が１
．４ｖを越えた場合、バイポーラトランジスタＱ５．Ｑ
６が共にオンとなり−１，４Ｖの２信号が入力さｈる。
その結果、内部チップセレクト信号ＣＳ Ｄ、内部アド
レス信号ＡＩＡとも高レベルとなりワード線ＷＬＩ、Ｗ
Ｌ２は非選択レベルにある。
レス信号ＡＩＡとも高レベルとなりワード線ＷＬＩ、Ｗ
Ｌ２は非選択レベルにある。
ここで、製造ばらつき等により、チップセレクト信号用
の入力バッファ回路１１のｖｌが２．８■、すべてのア
ドレス信号用の入力バッファ回路ｌＩＡのｖｌが３．
ＯＶであったとする。
の入力バッファ回路１１のｖｌが２．８■、すべてのア
ドレス信号用の入力バッファ回路ｌＩＡのｖｌが３．
ＯＶであったとする。
まず、電源電圧が２゜８■で入力バッファ回路１１が正
常な動作状態に入り、このとき入力バッファ回路１１Ａ
はアドレス信号（ＡＩ等）のレベルに関係なく高レベル
となっているので、チップセレクト信号で百が低レベル
の能動レベルになっていると、すべてのワード線（ＷＬ
Ｉ、ＷＬ２等）が選択レベルの高レベルとなりマルチ選
択状態となる。従ってすべてのメモリセル（ＭＣＩ 、
Ｍｏ ２等）が選択状態となって急激に大きな電源電
流１．流れる。■メモリセル当りの電源電流を２〜３μ
Ａとしメモリ容量を２５６にビットとすると、この場合
の電源電流工。。は５００〜７００ｍＡにもなる。
常な動作状態に入り、このとき入力バッファ回路１１Ａ
はアドレス信号（ＡＩ等）のレベルに関係なく高レベル
となっているので、チップセレクト信号で百が低レベル
の能動レベルになっていると、すべてのワード線（ＷＬ
Ｉ、ＷＬ２等）が選択レベルの高レベルとなりマルチ選
択状態となる。従ってすべてのメモリセル（ＭＣＩ 、
Ｍｏ ２等）が選択状態となって急激に大きな電源電
流１．流れる。■メモリセル当りの電源電流を２〜３μ
Ａとしメモリ容量を２５６にビットとすると、この場合
の電源電流工。。は５００〜７００ｍＡにもなる。
電源電圧が３．Ｏｖより大きくなると、アドレス信号用
の入力バッファ回路１１Ａが正常な動作状態となって１
つのワード線のみが選択レベルとなり、電源電流ｉｚｇ
は正常な値に戻る。
の入力バッファ回路１１Ａが正常な動作状態となって１
つのワード線のみが選択レベルとなり、電源電流ｉｚｇ
は正常な値に戻る。
このような現象は、入力バッファ回路１１．１１Ａに限
らず、制御回路１３．１３Ａのしきい値が異なる場合に
も発生する。
らず、制御回路１３．１３Ａのしきい値が異なる場合に
も発生する。
このように従来の半導体記憶回路装置においては、電源
電圧を立上げる段階で急激に大きな電源・電流が流れる
危険性があり、システム構成上問題となる。
電圧を立上げる段階で急激に大きな電源・電流が流れる
危険性があり、システム構成上問題となる。
本発明の目的は、電源電圧を立上げる際に、マルチ選択
状態となるのを防止し、急激に大きな電源電流が流れる
のを防止することができる半導体記憶回路装置を提供す
ることにある。
状態となるのを防止し、急激に大きな電源電流が流れる
のを防止することができる半導体記憶回路装置を提供す
ることにある。
本発明の半導体記憶回路装置は、チップセレクト信号と
第１の基準電圧とを入力して差動増幅するＥＣＬ型の第
１の入力バッファ回路、この入力バッファ回路の出力信
号を０ＭＯ８型の論理振幅の第１の内部チップセレクト
信号に変換する第１の制御回路、及び前記第１の内部チ
ップセレクト信号を反転して第２のチップセレクト信号
として出力するインバータを備えたチップセレクト信号
用の信号入力回路と、アドレス信号の各ビットと対応し
て設けられ、対応する前記アドレス信号の１ビットと第
２の基準信号を入力して差動増幅するＥＣＬ型の第２の
入力バッファ回路、この第２の入力バッファ回路の出力
信号を０ＭＯ８型の論理振幅の第１の内部アドレス信号
の１ビットに変換する第２の制御回路、及び前記第１の
内部アドレス信号の１ビットを反転し第２の内部アドレ
ス信号の１ビットとして出力するインバータを備えた複
数のアドレス信号用の信号入力回路と、複数のメモリセ
ルを配列したメモリセルアレイと、前記複数のメモリセ
ルのうち所定のメモリセルをそれぞれ選択するための複
数のワード線と、前記内部アドレス信号により前記複数
のワード線のうちの所定のワード線を選択するためのア
ドレスデコード信号を発生するデコード回路と、前記内
部チップセレクタ信号を入力し第２のとき前記アドレス
デコード信号により前記所定のワード線を選択レベルに
駆動するワード線駆動回路とを有するＢｉＣＭＯ３型の
半導体記憶回路装置において、電源電圧が、前記内部ア
ドレス信号が未確定状態にある低レベル領域内にあると
き、前記内部チップセレクト信号を非能動レベルとする
制御手段を設けて構成される。
第１の基準電圧とを入力して差動増幅するＥＣＬ型の第
１の入力バッファ回路、この入力バッファ回路の出力信
号を０ＭＯ８型の論理振幅の第１の内部チップセレクト
信号に変換する第１の制御回路、及び前記第１の内部チ
ップセレクト信号を反転して第２のチップセレクト信号
として出力するインバータを備えたチップセレクト信号
用の信号入力回路と、アドレス信号の各ビットと対応し
て設けられ、対応する前記アドレス信号の１ビットと第
２の基準信号を入力して差動増幅するＥＣＬ型の第２の
入力バッファ回路、この第２の入力バッファ回路の出力
信号を０ＭＯ８型の論理振幅の第１の内部アドレス信号
の１ビットに変換する第２の制御回路、及び前記第１の
内部アドレス信号の１ビットを反転し第２の内部アドレ
ス信号の１ビットとして出力するインバータを備えた複
数のアドレス信号用の信号入力回路と、複数のメモリセ
ルを配列したメモリセルアレイと、前記複数のメモリセ
ルのうち所定のメモリセルをそれぞれ選択するための複
数のワード線と、前記内部アドレス信号により前記複数
のワード線のうちの所定のワード線を選択するためのア
ドレスデコード信号を発生するデコード回路と、前記内
部チップセレクタ信号を入力し第２のとき前記アドレス
デコード信号により前記所定のワード線を選択レベルに
駆動するワード線駆動回路とを有するＢｉＣＭＯ３型の
半導体記憶回路装置において、電源電圧が、前記内部ア
ドレス信号が未確定状態にある低レベル領域内にあると
き、前記内部チップセレクト信号を非能動レベルとする
制御手段を設けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
用の信号入力回路１゜、のインバータエ１を２入力のＮ
ＡＮＤゲー）Ｇｌに置き換えてこのＮＡＮＤゲー）Ｇｌ
の第１の入力端に制御回路１３の出力信号（Ｃ８Ａ）を
入力し、かつ、電源供給端子間に、直列接続された電界
効果トランジスタＭ５とダイオードＤ３〜Ｄ６、及び直
列接続された電界効果トランジスタＭ６と高い値の抵抗
Ｒ６を備え、電界効果トランジスタＭ５のゲート、ドレ
インと電界効果トランジスタＭ６のゲートとを共通接続
し、電界効果トランジスタＭ６と抵抗Ｒ７との接続点を
出力端としてＮＡＮＤゲー）Ｇｌの第２の入力端に接続
した制御回路５を設け、電源電圧が、アドレス信号用の
信号入力回路（ＩＡｌ等）からの内部アドレス信号（Ａ
ＩＡ等）が未確定状態にある低レベル領域内にあるとき
、内部チップセレクト信号Ｃ８，ｌを非能動レベルにす
るようにした点がある。
ＡＮＤゲー）Ｇｌに置き換えてこのＮＡＮＤゲー）Ｇｌ
の第１の入力端に制御回路１３の出力信号（Ｃ８Ａ）を
入力し、かつ、電源供給端子間に、直列接続された電界
効果トランジスタＭ５とダイオードＤ３〜Ｄ６、及び直
列接続された電界効果トランジスタＭ６と高い値の抵抗
Ｒ６を備え、電界効果トランジスタＭ５のゲート、ドレ
インと電界効果トランジスタＭ６のゲートとを共通接続
し、電界効果トランジスタＭ６と抵抗Ｒ７との接続点を
出力端としてＮＡＮＤゲー）Ｇｌの第２の入力端に接続
した制御回路５を設け、電源電圧が、アドレス信号用の
信号入力回路（ＩＡｌ等）からの内部アドレス信号（Ａ
ＩＡ等）が未確定状態にある低レベル領域内にあるとき
、内部チップセレクト信号Ｃ８，ｌを非能動レベルにす
るようにした点がある。
次に、この実施例の動作について説明する。
電源が投入されて電源電圧が立上る際、電源電圧がダイ
オードＤ３〜Ｄ６の順方向電圧Ｖ、４段分と電界効果ト
ランジスタＭ５のしきい電圧ｖＴＰの和（４ＶＦ＋ＶＴ
Ｐ）＝Ｖ２に達するまでは制御回路５の電界効果トラン
ジスタＭ５．Ｍ６はともにオフであり、その出力Ｓ１は
低レベルとなる。
オードＤ３〜Ｄ６の順方向電圧Ｖ、４段分と電界効果ト
ランジスタＭ５のしきい電圧ｖＴＰの和（４ＶＦ＋ＶＴ
Ｐ）＝Ｖ２に達するまでは制御回路５の電界効果トラン
ジスタＭ５．Ｍ６はともにオフであり、その出力Ｓ１は
低レベルとなる。
電源電圧が■２の値を超えると電界効果トランジスタＭ
５．Ｍ６及びダイオードＤ３〜Ｄ６はオンとなる。
５．Ｍ６及びダイオードＤ３〜Ｄ６はオンとなる。
このとき、電界効果トランジスタＭ６のオン抵抗に対し
、抵抗Ｒ７の値を非常に大きくしておけば（例えばＭ６
のオン抵抗を＝ＩＫΩ、Ｒ７ユ５０にΩ）、出力Ｓ、は
高レベルとなる。
、抵抗Ｒ７の値を非常に大きくしておけば（例えばＭ６
のオン抵抗を＝ＩＫΩ、Ｒ７ユ５０にΩ）、出力Ｓ、は
高レベルとなる。
今、電源電圧が■２よりも小さいときは出力Ｓ１は低レ
ベルであるから、内部チップセレクト信号Ｃ８Ａのレベ
ルにかかわらず、ＮＡＮＤ’ｙ’−）Ｇ１１７）出力（
内部チップセレクト信号Ｃ３Ｂ）は高レベルとなる。
ベルであるから、内部チップセレクト信号Ｃ８Ａのレベ
ルにかかわらず、ＮＡＮＤ’ｙ’−）Ｇ１１７）出力（
内部チップセレクト信号Ｃ３Ｂ）は高レベルとなる。
電源電圧が■２を超えると出力Ｓ１は高レベルとなり、
内部チップセレクト信号Ｃ８Ｂはチップセレクト信号…
と対応したレベルとなる。
内部チップセレクト信号Ｃ８Ｂはチップセレクト信号…
と対応したレベルとなる。
従って、■２の値を３．７■程度に設定しておけば、電
源電圧が３．７■になるまではチップセレクト信号でＫ
のレベルに関係なく、メモリセルアレイはスタンバイ状
態（すべてのワード線（ＷＬｌ。
源電圧が３．７■になるまではチップセレクト信号でＫ
のレベルに関係なく、メモリセルアレイはスタンバイ状
態（すべてのワード線（ＷＬｌ。
ＷＬ２等）が非選択状態）となり、電源電圧が３．７■
を越るとチップセレクト信号ｖ茗のレベルによってスタ
ンバイ状態か正常な動作状態かが選択される。
を越るとチップセレクト信号ｖ茗のレベルによってスタ
ンバイ状態か正常な動作状態かが選択される。
電源電圧が３．７ Ｖを越ると入力バッフ７回路１１゜
ｌＩＡはすべて正常な動作状態に入っているので、デコ
ード回路２に入力されるすべての内部アドレス信号（Ａ
Ｌ等）は確定し、アドレス信号（Ａ１等）により指定さ
れたワード線のみが選択レベルとなりマルチ選択状態を
おこすようなことはなくなる。
ｌＩＡはすべて正常な動作状態に入っているので、デコ
ード回路２に入力されるすべての内部アドレス信号（Ａ
Ｌ等）は確定し、アドレス信号（Ａ１等）により指定さ
れたワード線のみが選択レベルとなりマルチ選択状態を
おこすようなことはなくなる。
このときの電源電流■。０は、第２図に示すように、滑
らかに変化し、不連続に急激な大電流が流れることはな
い。
らかに変化し、不連続に急激な大電流が流れることはな
い。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、チップセレクト信号ｖ丁用の信号入力回
路ｌ。、の入力バッファ回路１１Ｂの定電流源であるバ
イポーラトランジスタＱ４のバイアス電圧ＶＢＩの供給
を制御回路５Ａと電界効果トランジスタＭｌｌとにより
制御して入力バッファ回路１１Ｂの活性、非活性を制御
し、アドレス信号（Ａ１等）用の信号入力回路（ＩＡｌ
ｘ等）の入力バッファ回路１１ｏの定電流源であるバイ
ポーラトランジスタＱ４のバイアス電圧ＶＢＩの供給を
制御回路５Ｂと電界効果トランジスタＭ１２とにより制
御して入力バッファ回路１１Ｃの活性、非活性を制御し
、入力バッファ回路１１Ｃが正常な動作状態になって内
部アドレス信号（ＡＩＡ等）が確定してから入力バッフ
ァ回路１１ヨが正常な動作状態となり内部チップセレク
ト信号Ｃ８Ｂがチップセレクト信号で百に応じて能動レ
ベルになるようにしたものである。
路ｌ。、の入力バッファ回路１１Ｂの定電流源であるバ
イポーラトランジスタＱ４のバイアス電圧ＶＢＩの供給
を制御回路５Ａと電界効果トランジスタＭｌｌとにより
制御して入力バッファ回路１１Ｂの活性、非活性を制御
し、アドレス信号（Ａ１等）用の信号入力回路（ＩＡｌ
ｘ等）の入力バッファ回路１１ｏの定電流源であるバイ
ポーラトランジスタＱ４のバイアス電圧ＶＢＩの供給を
制御回路５Ｂと電界効果トランジスタＭ１２とにより制
御して入力バッファ回路１１Ｃの活性、非活性を制御し
、入力バッファ回路１１Ｃが正常な動作状態になって内
部アドレス信号（ＡＩＡ等）が確定してから入力バッフ
ァ回路１１ヨが正常な動作状態となり内部チップセレク
ト信号Ｃ８Ｂがチップセレクト信号で百に応じて能動レ
ベルになるようにしたものである。
制御回路５Ｂは３個のダイオードＤｌｌ〜Ｄ１３を備え
、４個のダイオードＤ７〜ＤＩＯを備えた制御回路５Ａ
により制御される入力バッファ回路１１１］より低いレ
ベルの電源電圧で入カッくツファ回路１１Ｃを正常な動
作状態にするようになっている。
、４個のダイオードＤ７〜ＤＩＯを備えた制御回路５Ａ
により制御される入力バッファ回路１１１］より低いレ
ベルの電源電圧で入カッくツファ回路１１Ｃを正常な動
作状態にするようになっている。
制御回路５Ａは、電源電圧がダイオードＤ７〜Ｄ１０の
順方向電圧ｖＦと電界効果トランジスタＭ７１７）しき
い値電圧ＶＴＰＡとの和（４Ｖ Ｆ 十Ｖ ＴＰＡ ）
＝Ｖ３よりも小さいレベルのとき、信号Ｓ２は低レベル
、大きいレベルのときは高レベルとなる。
順方向電圧ｖＦと電界効果トランジスタＭ７１７）しき
い値電圧ＶＴＰＡとの和（４Ｖ Ｆ 十Ｖ ＴＰＡ ）
＝Ｖ３よりも小さいレベルのとき、信号Ｓ２は低レベル
、大きいレベルのときは高レベルとなる。
従って、■３を３．７■と設定すれば、電源電圧がこの
３．７ｖよりも小さいレベルの場合は電界効果トランジ
スタＭｌｌはオフとなるため、ノくイポーラタランジス
タＱ４もオフとなる。従って節点Ｎ ｔ 、 Ｎ ２の
レベルはともに電源の高電位側（ｖｏ。）に引寄せられ
る。ゆえに、この期間内部チップセレクト信号ＣＳＨの
レベルは常に高レベルとなる。
３．７ｖよりも小さいレベルの場合は電界効果トランジ
スタＭｌｌはオフとなるため、ノくイポーラタランジス
タＱ４もオフとなる。従って節点Ｎ ｔ 、 Ｎ ２の
レベルはともに電源の高電位側（ｖｏ。）に引寄せられ
る。ゆえに、この期間内部チップセレクト信号ＣＳＨの
レベルは常に高レベルとなる。
電源電圧が３．７ｖを越えると、電界効果トランジスタ
Ｍｌｌがオン、バイポーラトランジスタＱ４もオンとな
るので、入力バッファ回路１１Ｂは正常な動作状態とな
りチップセレクト信号■のレベルに応じて内部チップセ
レクト信号Ｃ８Ｂのレベルが定まる。
Ｍｌｌがオン、バイポーラトランジスタＱ４もオンとな
るので、入力バッファ回路１１Ｂは正常な動作状態とな
りチップセレクト信号■のレベルに応じて内部チップセ
レクト信号Ｃ８Ｂのレベルが定まる。
一方、制御回路５Ｂは、電源電圧がダイオードＤＩｌ〜
Ｄ１３の順方向電圧■、と電界効果トランジスタＭ９の
しきい値電圧ＶＴＰＢの和（３Ｖ、十■アｐＢ）＝Ｖｉ
よりも小さいレベルのとき、信号Ｓ３は低レベル、大き
いレベルのときは高レベルとなる。
Ｄ１３の順方向電圧■、と電界効果トランジスタＭ９の
しきい値電圧ＶＴＰＢの和（３Ｖ、十■アｐＢ）＝Ｖｉ
よりも小さいレベルのとき、信号Ｓ３は低レベル、大き
いレベルのときは高レベルとなる。
従って、■４を３． ＯＶに設定すれば、電源電圧がこ
の３．０■よりも小さいレベルの場合は電界効果トラン
ジスタＭ１２はオフとなるため、バイポーラトランジス
タＱ４もオフとなる。従って、節点Ｎ３．Ｎ４のレベル
はともに電源の高電位側（■ｏ、１．）に引寄せられる
。ゆえにこの期間、内部ドレス信号ＡＩＡのレベルは常
に高レベルとなる。
の３．０■よりも小さいレベルの場合は電界効果トラン
ジスタＭ１２はオフとなるため、バイポーラトランジス
タＱ４もオフとなる。従って、節点Ｎ３．Ｎ４のレベル
はともに電源の高電位側（■ｏ、１．）に引寄せられる
。ゆえにこの期間、内部ドレス信号ＡＩＡのレベルは常
に高レベルとなる。
電源電圧が３．Ｏｖを越えると電界効果トランジスタＭ
１２がオン、バイポーラトランジスタＱ４もオンとなる
ため、入力バッファ回路１１ｃは正常な動作状態となり
、アドレス信号Ａｌのレベルに応じて内部アドレス信号
Ａ ＩＡのレベルが定まる。
１２がオン、バイポーラトランジスタＱ４もオンとなる
ため、入力バッファ回路１１ｃは正常な動作状態となり
、アドレス信号Ａｌのレベルに応じて内部アドレス信号
Ａ ＩＡのレベルが定まる。
今、電源電圧が０■から立上り、電源電圧が３．Ｏｖに
達するまでは内部チップセレクト信号ＣＳＢ。
達するまでは内部チップセレクト信号ＣＳＢ。
内部アドレス信号（ＡＩＡ等）ともに高レベルとなって
いるので、ワード線（ＷＬｌ、ＷＬ２等）はすべて非選
択状態になる。
いるので、ワード線（ＷＬｌ、ＷＬ２等）はすべて非選
択状態になる。
電源電圧が３．０■から３．７Ｖの間では、アドレス信
号（Ａ１等）用の入カッ・ツファ回路１１ｃは正常な動
作状態に入り、ワード線（ＷＬＩ、ＷＬ２等）を１本だ
け選択するようなアドレステコード信号（ＡＤＩ、ＡＤ
２等）がワード線駆動回路３に入力されるが、内部チッ
プセレクト信号Ｃ８，］はまた高レしルのままであるの
で、この段階ではまだどのワード線（ＷＬＩ、ＷＬ２等
）もすべて非選択状態にある。
号（Ａ１等）用の入カッ・ツファ回路１１ｃは正常な動
作状態に入り、ワード線（ＷＬＩ、ＷＬ２等）を１本だ
け選択するようなアドレステコード信号（ＡＤＩ、ＡＤ
２等）がワード線駆動回路３に入力されるが、内部チッ
プセレクト信号Ｃ８，］はまた高レしルのままであるの
で、この段階ではまだどのワード線（ＷＬＩ、ＷＬ２等
）もすべて非選択状態にある。
電源電圧が３．７■を越ると、チップセレクト信号テ百
用の入力バッファ回路１１Ｂも正常な動作状態になり、
チップセレクト信号で茗のレベルに従って、高レベルの
ときはすべてのワード線（ＷＬＩ、ＷＬ２等）が非選択
状態となり、低レベルのときはアドレス信号（ＡＩ等）
に従って１本のワード線だけが選択されることになる。
用の入力バッファ回路１１Ｂも正常な動作状態になり、
チップセレクト信号で茗のレベルに従って、高レベルの
ときはすべてのワード線（ＷＬＩ、ＷＬ２等）が非選択
状態となり、低レベルのときはアドレス信号（ＡＩ等）
に従って１本のワード線だけが選択されることになる。
このように、電源投入後の電源電圧が立上る際、ワード
線（Ｗ’Ｌ １ 、 ＷＬ ２等）の１本のみがこのよ
うに内部アドレス信号（ＡＩＡ等）が確定するまではス
タンバイ状態にしてどのワード線（ＷＬＩ。
線（Ｗ’Ｌ １ 、 ＷＬ ２等）の１本のみがこのよ
うに内部アドレス信号（ＡＩＡ等）が確定するまではス
タンバイ状態にしてどのワード線（ＷＬＩ。
ＷＬ２等）も選択せず、内部アドレス信号（ＡＩＡ等）
が確定した後、スタンバイ状態から正常な動作状態に切
換わるようにすることで、電源電圧が立上る際にワード
線（ＷＬＩ、ＷＬ２等）のマレチ選択による急激な大電
流の発生を防止することができる。
が確定した後、スタンバイ状態から正常な動作状態に切
換わるようにすることで、電源電圧が立上る際にワード
線（ＷＬＩ、ＷＬ２等）のマレチ選択による急激な大電
流の発生を防止することができる。
以上説明したよづに本発明は、電源電圧が、内部アドレ
ス信号が未確定状態にある低レベル領域内にあるときに
は、内部チップセレクト信号を非能動レベルにする制御
手段を設けた構成とすることにより、電源電圧が立上る
際に、マルチ選択状態となるのを防止することができ、
従って急激に大電流が流れるのを防止することができる
効果がある。
ス信号が未確定状態にある低レベル領域内にあるときに
は、内部チップセレクト信号を非能動レベルにする制御
手段を設けた構成とすることにより、電源電圧が立上る
際に、マルチ選択状態となるのを防止することができ、
従って急激に大電流が流れるのを防止することができる
効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の効果を説明するための電源電
流の特性図、第３図は本発明の第２の実施例を示す回路
図、第４図は従来の半導体記憶回路装置の一例を示す回
路図、第５図は第４図に示された半導体記憶回路装置の
課題を説明するための電源電流の特性図である。 ＩＡＩＩ ＩＡＩＸＩ ＩＣ，ｌｃｘ、 １ｃｙ
・・・・・・信号入力回路、２・・・・・・テコーダ回
路、３・・・・・・ワード線駆動回路、４・・・・・・
メモイセルアレイ、５．５Ａ、５□・・・・・・制御回
路、１１．ＩＬ〜ＩＩＣ・・・・・入カバソファ回路、
１２．１２Ａ・・・・・・エミッタホロア、１３，１３
Ａ・・・・・制御回路、Ｄ１〜Ｄ１３・・・・・・ダイ
オード、Ｇｌ、Ｇ２・・・・・・ＮＡＮＤゲート、Ｇ３
．Ｇ４・・・・・・ＮＯＲゲート、工１・・・・・・イ
ンバータ、Ｍ１〜Ｍ２・・・・・電界効果トランジスタ
、ＭＣＩ、ＭＣ２・・・・・メモリセル、Ｑ１〜Ｑ６・
・・・・・バイポーラトランジスタ、Ｒ１−Ｒ９・・・
・・抵抗、ＷＬＩ、ＷＬ２・・・・・ワード線。
第１図に示された実施例の効果を説明するための電源電
流の特性図、第３図は本発明の第２の実施例を示す回路
図、第４図は従来の半導体記憶回路装置の一例を示す回
路図、第５図は第４図に示された半導体記憶回路装置の
課題を説明するための電源電流の特性図である。 ＩＡＩＩ ＩＡＩＸＩ ＩＣ，ｌｃｘ、 １ｃｙ
・・・・・・信号入力回路、２・・・・・・テコーダ回
路、３・・・・・・ワード線駆動回路、４・・・・・・
メモイセルアレイ、５．５Ａ、５□・・・・・・制御回
路、１１．ＩＬ〜ＩＩＣ・・・・・入カバソファ回路、
１２．１２Ａ・・・・・・エミッタホロア、１３，１３
Ａ・・・・・制御回路、Ｄ１〜Ｄ１３・・・・・・ダイ
オード、Ｇｌ、Ｇ２・・・・・・ＮＡＮＤゲート、Ｇ３
．Ｇ４・・・・・・ＮＯＲゲート、工１・・・・・・イ
ンバータ、Ｍ１〜Ｍ２・・・・・電界効果トランジスタ
、ＭＣＩ、ＭＣ２・・・・・メモリセル、Ｑ１〜Ｑ６・
・・・・・バイポーラトランジスタ、Ｒ１−Ｒ９・・・
・・抵抗、ＷＬＩ、ＷＬ２・・・・・ワード線。
Claims (1)
- 【特許請求の範囲】 １、チップセレクト信号と第１の基準電圧とを入力して
差動増幅するＥＣＬ型の第１の入力バッファ回路、この
入力バッファ回路の出力信号をＣＭＯＳ型の論理振幅の
第１の内部チップセレクト信号に変換する第１のレベル
変換回路、及び前記第１の内部チップセレクト信号を反
転して第２のチップセレクト信号として出力するインバ
ータを備えたチップセレクト信号用の信号入力回路と、
アドレス信号の各ビットと対応して設けられ、対応する
前記アドレス信号の１ビットと第２の基準信号とを入力
して差動増幅するＥＣＬ型の第２の入力バッファ回路、
この第２の入力バッファ回路の出力信号をＣＭＯＳ型の
論理振幅の第１の内部アドレス信号の１ビットに変換す
る第２のレベル変換回路、及び前記第１の内部アドレス
信号の１ビットを反転し第２の内部アドレス信号の１ビ
ットとして出力するインバータを備えた複数のアドレス
信号用の信号入力回路と、複数のメモリセルを配列した
メモリセルアレイと、前記複数のメモリセルのうちの所
定のメモリセルをそれぞれ選択するための複数のワード
線と、前記内部アドレス信号により前記複数のワード線
のうちの所定のワード線を選択するためのアドレスデコ
ード信号を発生するデコード回路と、前記内部チップセ
レクト信号が能動レベルのとき前記アドレスデコード信
号により前記所定のワード線を選択レベルに駆動するワ
ード線駆動回路とを有するＢｉＣＭＯＳ型の半導体記憶
回路装置において、電源電圧が、前記内部アドレス信号
が未確定状態にある低レベル領域内にあるとき、前記内
部チップセレクト信号を非能動レベルとする制御手段を
設けたことを特徴とする半導体記憶回路装置。 ２、制御手段が、電源供給端子間に設けられたダイオー
ド素子を備え、電源電圧がこのダイオード素子の順方向
電圧により定まる第２の基準電圧より大きいレベルにな
ると能動レベルとなる信号を出力する制御回路と、チッ
プセレクト信号用の信号入力回路のインバータに代えて
設けられ第１の入力端に前記信号入力回路のレベル変換
回路の出力信号を入力し第２の入力端に前記制御回路の
出力信号を入力してこの制御回路の出力信号が能動レベ
ルのとき前記レベル変換回路の出力信号を反転して出力
する２入力のＮＡＮＤゲートとを含んで構成された請求
項１記載の半導体記憶回路装置。 ３、制御手段が、電源電圧が第３の基準電圧より大きい
レベルになるとチップセレクト信号用の信号入力回路の
入力バッファ回路を活性化して正常な動作状態とする第
１の制御回路と、前記電源電圧が前記第３の基準電圧よ
り低いレベルの第４の基準電圧より大きいレベルになる
と各アドレス信号用の信号入力回路の入力バッファ回路
を活性化して正常な動作状態とする第２の制御回路とを
含んで構成された請求項１記載の半導体記憶回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082683A JPH03283091A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶回路装置 |
| US07/673,998 US5202823A (en) | 1990-03-29 | 1991-03-25 | Semiconductor memory device having signal receiving facility fabricated from bi-cmos circuits |
| DE69120704T DE69120704T2 (de) | 1990-03-29 | 1991-03-26 | Halbleiterspeicheranordnung hergestellt mit BICMOS-Schaltungen und fähig, ein Signal zu empfangen |
| EP91104791A EP0449218B1 (en) | 1990-03-29 | 1991-03-26 | Semiconductor memory device having signal receiving facility fabricated from BI-CMOS circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082683A JPH03283091A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283091A true JPH03283091A (ja) | 1991-12-13 |
Family
ID=13781223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082683A Pending JPH03283091A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5202823A (ja) |
| EP (1) | EP0449218B1 (ja) |
| JP (1) | JPH03283091A (ja) |
| DE (1) | DE69120704T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035091A (ja) * | 2005-07-22 | 2007-02-08 | Sony Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010837B1 (ko) * | 1991-10-21 | 1994-11-17 | 현대전자산업 주식회사 | Dram의 워드선 구동회로 |
| US6366524B1 (en) * | 2000-07-28 | 2002-04-02 | Micron Technology Inc. | Address decoding in multiple-bank memory architectures |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059587A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6368053U (ja) * | 1986-10-20 | 1988-05-07 | ||
| JPH02101695A (ja) * | 1988-10-07 | 1990-04-13 | Fujitsu Ltd | Ｒａｍチップセレクト回路 |
| JPH03224199A (ja) * | 1990-01-29 | 1991-10-03 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310229A (en) * | 1976-07-16 | 1978-01-30 | Mitsubishi Electric Corp | Decoder circuit |
| JPS6035758B2 (ja) * | 1979-10-03 | 1985-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS5936357B2 (ja) * | 1980-12-02 | 1984-09-03 | 三洋電機株式会社 | 半導体記憶装置 |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
-
1990
- 1990-03-29 JP JP2082683A patent/JPH03283091A/ja active Pending
-
1991
- 1991-03-25 US US07/673,998 patent/US5202823A/en not_active Expired - Fee Related
- 1991-03-26 EP EP91104791A patent/EP0449218B1/en not_active Expired - Lifetime
- 1991-03-26 DE DE69120704T patent/DE69120704T2/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059587A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6368053U (ja) * | 1986-10-20 | 1988-05-07 | ||
| JPH02101695A (ja) * | 1988-10-07 | 1990-04-13 | Fujitsu Ltd | Ｒａｍチップセレクト回路 |
| JPH03224199A (ja) * | 1990-01-29 | 1991-10-03 | Hitachi Ltd | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035091A (ja) * | 2005-07-22 | 2007-02-08 | Sony Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5202823A (en) | 1993-04-13 |
| EP0449218A3 (en) | 1993-03-17 |
| DE69120704D1 (de) | 1996-08-14 |
| EP0449218A2 (en) | 1991-10-02 |
| EP0449218B1 (en) | 1996-07-10 |
| DE69120704T2 (de) | 1997-02-20 |
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