JPS5936357B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5936357B2 JPS5936357B2 JP55170755A JP17075580A JPS5936357B2 JP S5936357 B2 JPS5936357 B2 JP S5936357B2 JP 55170755 A JP55170755 A JP 55170755A JP 17075580 A JP17075580 A JP 17075580A JP S5936357 B2 JPS5936357 B2 JP S5936357B2
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- JP
- Japan
- Prior art keywords
- load
- igfet
- fet
- semiconductor memory
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置の改良に関する。
第１図にＩＧＦＥＴで構成される周知のマスクＲＯＭ（
リード・オンリーメモリー）装置の等価回路を示す。
リード・オンリーメモリー）装置の等価回路を示す。
この半導体記憶装置はＰチャンネル負荷ＩＧＦＥＴ１に
直列に複数のＮチャンネルスイッチングＩＧＦＥＴ２・
・・２を接続した列を複数設け、各列のスイッチングＩ
ＧＦＥＴ２・・・２の共通のゲート電極として働く複数
の導電層より成る行を設けてマトリックス状に構成され
ている。斯上した半導体記憶装置の一列を説明のため第
２図に示す。負荷ＩＧＦＥＴＩのゲート電極は接地され
ているので、負荷ＩＧＦＥＴＩはトライオート領域で動
作している。また、スイッチングＩＧＦＥＴ２・・・２
のゲート電極には共通に入力電圧Ｖｉｎを印加し、負荷
ＩＧＦＥＴＩのドレイン電極より出力電圧Ｖｏｕをを出
力しており、負荷ＩＧＦＥＴＩを流れる電流をＩとして
いる。第３図の特性図から明らかな様に、入力電圧Ｖｉ
ｎが約３Ｖ以上になりスイッチングＩＧＦＥＴ２が深く
導通したときにＶｏｕｔに十分な接地電位が出力される
高インピーダンスを有する様に負荷ＩＧＦＥＴＩのパタ
ーンサイズを決めている。このとき負荷ＩＧＦＥＴＩを
流れる電流Ｉは３μＡに固定されている。即ち具体的に
は各スイッチングＩＧＦＥＴ２・・・２をチャンネル巾
７．５μｍでチャンネル長を７．５μｍに設計したとき
電源電圧ＶＤＤが５Ｖで負荷ＩＧＦＥＴＩはチャンネル
巾５μｍでチャンネル長１００μｍに設計される。これ
は負荷ＩＦＦＥＴ１がスイツチングエＧ ＦＥＴ２に比
べて約１０倍以上の面積を必要とすることを意味し、半
導体記憶装置の小型化の障害となつている。本発明は斯
点に鑑みてなされ、従来の欠点を除去して大巾に小型化
できる半導体記憶装置を実現するものである。
直列に複数のＮチャンネルスイッチングＩＧＦＥＴ２・
・・２を接続した列を複数設け、各列のスイッチングＩ
ＧＦＥＴ２・・・２の共通のゲート電極として働く複数
の導電層より成る行を設けてマトリックス状に構成され
ている。斯上した半導体記憶装置の一列を説明のため第
２図に示す。負荷ＩＧＦＥＴＩのゲート電極は接地され
ているので、負荷ＩＧＦＥＴＩはトライオート領域で動
作している。また、スイッチングＩＧＦＥＴ２・・・２
のゲート電極には共通に入力電圧Ｖｉｎを印加し、負荷
ＩＧＦＥＴＩのドレイン電極より出力電圧Ｖｏｕをを出
力しており、負荷ＩＧＦＥＴＩを流れる電流をＩとして
いる。第３図の特性図から明らかな様に、入力電圧Ｖｉ
ｎが約３Ｖ以上になりスイッチングＩＧＦＥＴ２が深く
導通したときにＶｏｕｔに十分な接地電位が出力される
高インピーダンスを有する様に負荷ＩＧＦＥＴＩのパタ
ーンサイズを決めている。このとき負荷ＩＧＦＥＴＩを
流れる電流Ｉは３μＡに固定されている。即ち具体的に
は各スイッチングＩＧＦＥＴ２・・・２をチャンネル巾
７．５μｍでチャンネル長を７．５μｍに設計したとき
電源電圧ＶＤＤが５Ｖで負荷ＩＧＦＥＴＩはチャンネル
巾５μｍでチャンネル長１００μｍに設計される。これ
は負荷ＩＦＦＥＴ１がスイツチングエＧ ＦＥＴ２に比
べて約１０倍以上の面積を必要とすることを意味し、半
導体記憶装置の小型化の障害となつている。本発明は斯
点に鑑みてなされ、従来の欠点を除去して大巾に小型化
できる半導体記憶装置を実現するものである。
以下に第４図乃至第６図を参照して本発明の一実施例を
詳述する。本発明による半導体記憶装置は、第４図の如
く、負荷ＩＧＦＥＴＩのゲート電極をバイアス回路５に
よつて飽和領域にバイアスしている。
詳述する。本発明による半導体記憶装置は、第４図の如
く、負荷ＩＧＦＥＴＩのゲート電極をバイアス回路５に
よつて飽和領域にバイアスしている。
このバイアス回路５はゲート・ドレイン接続したＰチヤ
ンネルのバイアス設定ＩＧＦＥＴ６と高インピーダンス
の拡散抵抗Ｔを直列に接続して形成される。このバイア
ス回路５で得られるバイアス設定工ＧＦＥＴ６のドレイ
ン電極の電位を半導体記障装置の各負荷ＩＧＦＥＴＩの
ゲート電極に供給している。前述した如＜半導体記憶装
置の各列の負荷ＩＧＦＥＴＩには３μＡの電流が流れる
様に設計されれば良い。
ンネルのバイアス設定ＩＧＦＥＴ６と高インピーダンス
の拡散抵抗Ｔを直列に接続して形成される。このバイア
ス回路５で得られるバイアス設定工ＧＦＥＴ６のドレイ
ン電極の電位を半導体記障装置の各負荷ＩＧＦＥＴＩの
ゲート電極に供給している。前述した如＜半導体記憶装
置の各列の負荷ＩＧＦＥＴＩには３μＡの電流が流れる
様に設計されれば良い。
従つてバイアス回路５のバイアス設定ＩＧＦＥＴ６と負
荷ＩＧＦＥＴＩを同一サイズに形成すれば、バイアス設
定ＩＧＦＥＴ６を流れる電流を３μＡになる様に抵抗７
のインピーダンスを設定すれば良い。即ち第６図に示す
如くバイアス設定ＩＧＦＥＴ６をチヤンネル巾５μｍで
チヤンネル長１０ｐｍに設計すると、そのサイズから得
られるバイアス設定ＩＧＦＥＴ６の入力電圧−電流特性
？と抵抗７の値で決められる負荷線［Ｆ］が交わるとこ
ろが３μＡになる様に抵抗値を選定する。本例では抵抗
値はＩＭΩとなる。この結果、夫々の負荷ＩＧＦＥＴＩ
には十分なオン抵抗を得る様に３μＡの電流が流れるゲ
ート電位に自動的にこのバイアス回路５で設定できまた
補助電源は用いなくても良い。
荷ＩＧＦＥＴＩを同一サイズに形成すれば、バイアス設
定ＩＧＦＥＴ６を流れる電流を３μＡになる様に抵抗７
のインピーダンスを設定すれば良い。即ち第６図に示す
如くバイアス設定ＩＧＦＥＴ６をチヤンネル巾５μｍで
チヤンネル長１０ｐｍに設計すると、そのサイズから得
られるバイアス設定ＩＧＦＥＴ６の入力電圧−電流特性
？と抵抗７の値で決められる負荷線［Ｆ］が交わるとこ
ろが３μＡになる様に抵抗値を選定する。本例では抵抗
値はＩＭΩとなる。この結果、夫々の負荷ＩＧＦＥＴＩ
には十分なオン抵抗を得る様に３μＡの電流が流れるゲ
ート電位に自動的にこのバイアス回路５で設定できまた
補助電源は用いなくても良い。
この結果最適設計値３μＡの電流を得るための負荷工Ｇ
ＦＥＴＩは従来のものに比べて、チヤンネル長が１００
μｍから１０ｔｔｍに縮少できる。そして１つのバイア
ス回路５の付加によるのみで、すべての負荷ＩＧＦＥＴ
Ｉのサイズを従来の１／１０に小型化できるのである。
また、本発明による半導体記憶装置では第５図に示す如
くその入出力特性が第３図の従来のそれより大巾に改善
できるのである。
ＦＥＴＩは従来のものに比べて、チヤンネル長が１００
μｍから１０ｔｔｍに縮少できる。そして１つのバイア
ス回路５の付加によるのみで、すべての負荷ＩＧＦＥＴ
Ｉのサイズを従来の１／１０に小型化できるのである。
また、本発明による半導体記憶装置では第５図に示す如
くその入出力特性が第３図の従来のそれより大巾に改善
できるのである。
この理由は負荷ＩＧＦＥＴＩが定電流駆動されるからで
ある。本発明のバイアス回路５で用いた高インピーダン
スの抵抗Ｔは工ＧＦＥＴを用いて形成しても所定の高イ
ンピーダンスを得られれば本発明の目的を十分に達成で
きる。
ある。本発明のバイアス回路５で用いた高インピーダン
スの抵抗Ｔは工ＧＦＥＴを用いて形成しても所定の高イ
ンピーダンスを得られれば本発明の目的を十分に達成で
きる。
第１図は周知の半導体記憶装置を説明する回路図、第２
図および第３図は従来の半導体記憶装置を説明する回路
図と特性図、第４図および第５図は本発明の半導体装置
を説明する回路図と特性図、第６図は本発明のバイアス
回路の設計例を説明する特性図である。 １ ・・・・・・負荷ＩＧＦＥＴ） ２・・・・・・ス
イツチングＩＧＦＥＴ） ５・・・・・・バイアス回路
、６・・・・・・バイアス設定ＩＧＦＥＴ．Ｔ・・・・
・・抵抗。
図および第３図は従来の半導体記憶装置を説明する回路
図と特性図、第４図および第５図は本発明の半導体装置
を説明する回路図と特性図、第６図は本発明のバイアス
回路の設計例を説明する特性図である。 １ ・・・・・・負荷ＩＧＦＥＴ） ２・・・・・・ス
イツチングＩＧＦＥＴ） ５・・・・・・バイアス回路
、６・・・・・・バイアス設定ＩＧＦＥＴ．Ｔ・・・・
・・抵抗。
Claims (1)
- １ 負荷絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴという）に直列に接続される複数のスイッチング
ＩＧＦＥＴで形成される複数の列と各列のスイッチング
ＩＧＦＥＴの共通のゲート電極として働く複数の導電層
より成る行で構成されるマトリックス状半導体記憶装置
に於いて、前記負荷ＩＧＦＥＴのゲート電極を前記負荷
ＩＧＦＥＴと同導電チャンネルで且つゲートドレインを
接続したバイアス設定ＩＧＦＥＴと高インピーダンス素
子を直列接続したバイアス回路の前記バイアス設定ＩＧ
ＦＥＴと高インピーダンス素子の接続点に接続し、前記
負荷ＩＧＦＥＴを飽和領域にバイアスし、前記負荷ＩＧ
ＦＥＴを定電流負荷として用いることを特徴とした半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170755A JPS5936357B2 (ja) | 1980-12-02 | 1980-12-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170755A JPS5936357B2 (ja) | 1980-12-02 | 1980-12-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794984A JPS5794984A (en) | 1982-06-12 |
| JPS5936357B2 true JPS5936357B2 (ja) | 1984-09-03 |
Family
ID=15910780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170755A Expired JPS5936357B2 (ja) | 1980-12-02 | 1980-12-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936357B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113411U (ja) * | 1990-02-28 | 1991-11-20 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283091A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 半導体記憶回路装置 |
-
1980
- 1980-12-02 JP JP55170755A patent/JPS5936357B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113411U (ja) * | 1990-02-28 | 1991-11-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794984A (en) | 1982-06-12 |
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